JP2850594B2 - Ｒａｍアドレス生成回路 - Google Patents
Ｒａｍアドレス生成回路Info
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- JP2850594B2 JP2850594B2 JP25996891A JP25996891A JP2850594B2 JP 2850594 B2 JP2850594 B2 JP 2850594B2 JP 25996891 A JP25996891 A JP 25996891A JP 25996891 A JP25996891 A JP 25996891A JP 2850594 B2 JP2850594 B2 JP 2850594B2
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Description
【０００１】
【産業上の利用分野】本発明はＲＡＭアドレス生成回路
に関し、特に音響システムのサラウンド処理とフィルタ
処理を実現する為に用いられるＲＡＭのアドレスを生成
するＲＡＭアドレス生成回路に関する。
に関し、特に音響システムのサラウンド処理とフィルタ
処理を実現する為に用いられるＲＡＭのアドレスを生成
するＲＡＭアドレス生成回路に関する。
【０００２】
【従来の技術】近年、音響システム等に於ては、ディジ
タル信号処理ＬＳＩ（以降ＤＳＰと略す。）によりフィ
ルタ処理とともにサラウンド処理を行なうことが必須条
件となっている。このサラウンド処理はディジタル化さ
れた音響データをＲＡＭを利用して遅延させることによ
り実現される。一方フィルタ処理は乗算，加算により得
られたデータをＲＡＭに蓄え読出すことにより実現され
る。通常、フィルタ処理に必要なＲＡＭ容量は数千ビッ
トであり、ＤＳＰ内部にオンチップ化される。ところが
サラウンド処理に必要なＲＡＭ容量は数十万ビットにも
および、ＤＳＰの内部にオンチップ化できず、外部素子
として外付けされていた。その為これらのＲＡＭをコン
トロールする回路もそれぞれ独立に用意されていた。
タル信号処理ＬＳＩ（以降ＤＳＰと略す。）によりフィ
ルタ処理とともにサラウンド処理を行なうことが必須条
件となっている。このサラウンド処理はディジタル化さ
れた音響データをＲＡＭを利用して遅延させることによ
り実現される。一方フィルタ処理は乗算，加算により得
られたデータをＲＡＭに蓄え読出すことにより実現され
る。通常、フィルタ処理に必要なＲＡＭ容量は数千ビッ
トであり、ＤＳＰ内部にオンチップ化される。ところが
サラウンド処理に必要なＲＡＭ容量は数十万ビットにも
および、ＤＳＰの内部にオンチップ化できず、外部素子
として外付けされていた。その為これらのＲＡＭをコン
トロールする回路もそれぞれ独立に用意されていた。
【０００３】図４（Ａ），（Ｂ）はフィルタ処理用のＲ
ＡＭアドレス生成回路のブロック図及び生成されたアド
レスが供給されるＲＡＭのアドレスマップである。
ＡＭアドレス生成回路のブロック図及び生成されたアド
レスが供給されるＲＡＭのアドレスマップである。
【０００４】フィルタ演算は通常、データをひとつずつ
連続して書き込み、読み出す場合が多く、図４に示すよ
うに、データバス６から入力されたアドレスの基本とな
るベースポインタ値をインクリメントまたはディクリメ
ントすることによりＲＡＭアドレスＡＤＦが作り出され
る。
連続して書き込み、読み出す場合が多く、図４に示すよ
うに、データバス６から入力されたアドレスの基本とな
るベースポインタ値をインクリメントまたはディクリメ
ントすることによりＲＡＭアドレスＡＤＦが作り出され
る。
【０００５】一方、サラウンド処理用のＲＡＭアドレス
生成回路の一従来例は図５（Ａ），（Ｂ）のとおりであ
る。
生成回路の一従来例は図５（Ａ），（Ｂ）のとおりであ
る。
【０００６】データバス６から入力されたアドレスの基
本となる値を保持するベースポインタ２、ベースポイン
タ値からのオフセット値を保持するオフセットレジスタ
１、ベースポインタ２とオフセットレジスタ１の出力値
を入力とし、読み出しのときは加算を行ない書き込みの
ときは加算した値に更に“１”を加算する加算回路３ｃ
を有する構成となっている。
本となる値を保持するベースポインタ２、ベースポイン
タ値からのオフセット値を保持するオフセットレジスタ
１、ベースポインタ２とオフセットレジスタ１の出力値
を入力とし、読み出しのときは加算を行ない書き込みの
ときは加算した値に更に“１”を加算する加算回路３ｃ
を有する構成となっている。
【０００７】通常、サラウンド処理では、複数の遅延ラ
インをＲＡＭにより実現する必要があり、ＲＡＭアドレ
スＡＤＳのライトアドレスポインタ（ＷＡＤＰ）からリ
ードアドレス０（ＲＡＤ０）までがひとつの遅延ライン
エリアとなっている。オフセットレジスタ１のオフセッ
ト値ＯＦ０，ＯＦ１がベースポインタ値ＢＰからのそれ
ぞれのオフセット値を示し、この値により遅延時間を変
えることができる。また全体のアドレスはライトアドレ
スポインタに書き込まれるとディクリメントされ、これ
らのアドレスに書き込み、またこれらアドレスから読み
出しをすることでサラウンド処理に必要な遅延処理を行
なうことが可能となる。
インをＲＡＭにより実現する必要があり、ＲＡＭアドレ
スＡＤＳのライトアドレスポインタ（ＷＡＤＰ）からリ
ードアドレス０（ＲＡＤ０）までがひとつの遅延ライン
エリアとなっている。オフセットレジスタ１のオフセッ
ト値ＯＦ０，ＯＦ１がベースポインタ値ＢＰからのそれ
ぞれのオフセット値を示し、この値により遅延時間を変
えることができる。また全体のアドレスはライトアドレ
スポインタに書き込まれるとディクリメントされ、これ
らのアドレスに書き込み、またこれらアドレスから読み
出しをすることでサラウンド処理に必要な遅延処理を行
なうことが可能となる。
【０００８】図５に於て加算回路３ｃの出力がＲＡＭア
ドレスＡＤＳとなると同時に、ベースポインタ２の入力
にもなっているのは、このディクリメントを行なう為で
ある。
ドレスＡＤＳとなると同時に、ベースポインタ２の入力
にもなっているのは、このディクリメントを行なう為で
ある。
【０００９】またひとつのオフセット値に対してリード
アドレス，ライトアドレスを図５（Ｂ）のように生成す
ることにより、無駄な領域が無く効率良くアクセスする
ことが可能となっている。加算回路３ｃに備わっている
“１”減算の機能はベースポインタ２のディクリメント
用である。つまりベースポインタ２のディクリメントも
この加算回路３ｃで行なっている。
アドレス，ライトアドレスを図５（Ｂ）のように生成す
ることにより、無駄な領域が無く効率良くアクセスする
ことが可能となっている。加算回路３ｃに備わっている
“１”減算の機能はベースポインタ２のディクリメント
用である。つまりベースポインタ２のディクリメントも
この加算回路３ｃで行なっている。
【００１０】
【発明が解決しようとする課題】この従来のＲＡＭアド
レス生成回路は、このようにフィルタ処理用のＲＡＭと
サラウンド処理用のＲＡＭが別々に設けられ、別々にコ
ントロールされていたが、近年ＬＳＩ製造技術の進歩に
ともないサラウンド処理用のＲＡＭもＤＳＰの一部とし
てオンチップ化することが可能になってきた。そこで、
このオンチップ化にあたり、従来のようにＲＡＭを２ケ
持つことは処理上冗長になってくる。つまり、サラウン
ド処理とフィルタ処理に必要なＲＡＭ容量はその処理内
容により異なっているが、１つのＲＡＭを容易し、その
プログラムを作成するときにサラウンド用エリア，フィ
ルタ用エリアと分けて使う方が便利である。
レス生成回路は、このようにフィルタ処理用のＲＡＭと
サラウンド処理用のＲＡＭが別々に設けられ、別々にコ
ントロールされていたが、近年ＬＳＩ製造技術の進歩に
ともないサラウンド処理用のＲＡＭもＤＳＰの一部とし
てオンチップ化することが可能になってきた。そこで、
このオンチップ化にあたり、従来のようにＲＡＭを２ケ
持つことは処理上冗長になってくる。つまり、サラウン
ド処理とフィルタ処理に必要なＲＡＭ容量はその処理内
容により異なっているが、１つのＲＡＭを容易し、その
プログラムを作成するときにサラウンド用エリア，フィ
ルタ用エリアと分けて使う方が便利である。
【００１１】本発明の目的は、サラウンド処理，フィル
タ処理で１つのＲＡＭを使い分け、冗長部分を除去する
ことができるＲＡＭアドレス生成回路を提供することに
ある。
タ処理で１つのＲＡＭを使い分け、冗長部分を除去する
ことができるＲＡＭアドレス生成回路を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明のＲＡＭアドレス
生成回路は、複数のオフセット値を保持し順次出力する
オフセットレジスタと、所定のプログラムにより指定さ
れた値をもつデータを伝達するデータバスと、このデー
タバスからのデータ及び前記オフセットレジスタからの
オフセット値のうちの一方を選択する第１の選択回路
と、前記データバスからのデータ及びＲＡＭアドレスの
うちの一方を選択する第２の選択回路と、この選択回路
の出力データを保持し出力するベースポインタと、前記
ＲＡＭアドレスを保持し出力するデータポインタと、こ
のデータポインタの出力データ及び前記ベースポインタ
の出力データのうちの一方を選択する第３の選択回路
と、制御信号に従って前記第１及び第３の選択回路の出
力データの値を加算し、この加算した値に１を加算し、
前記加算した値から１を減算し、前記ＲＡＭアドレスと
して出力する加算回路とを有している。
生成回路は、複数のオフセット値を保持し順次出力する
オフセットレジスタと、所定のプログラムにより指定さ
れた値をもつデータを伝達するデータバスと、このデー
タバスからのデータ及び前記オフセットレジスタからの
オフセット値のうちの一方を選択する第１の選択回路
と、前記データバスからのデータ及びＲＡＭアドレスの
うちの一方を選択する第２の選択回路と、この選択回路
の出力データを保持し出力するベースポインタと、前記
ＲＡＭアドレスを保持し出力するデータポインタと、こ
のデータポインタの出力データ及び前記ベースポインタ
の出力データのうちの一方を選択する第３の選択回路
と、制御信号に従って前記第１及び第３の選択回路の出
力データの値を加算し、この加算した値に１を加算し、
前記加算した値から１を減算し、前記ＲＡＭアドレスと
して出力する加算回路とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の一実施例を示すブロック図
である。
である。
【００１５】この実施例は、複数のオフセット値を保持
し順次出力するオフセットレジスタ１と、所定のプログ
ラムにより指定された値をもつデータを伝達するデータ
バスと、このデータバスからのデータ及びオフセットレ
ジスタ１からのオフセット値ＯＦのうちの一方を選択す
る第１の選択回路５ａと、データバス６からのデータ及
びＲＡＭアドレスＡＤＳ，ＡＤＦのうちの一方を選択す
る第２の選択回路５ｂと、この選択回路５ｂの出力デー
タを保持し出力するベースポインタ２と、ＲＡＭアドレ
スＡＤＦを保持し出力するデータポインタ４と、このデ
ータポインタ４の出力データ及びベースポインタ２の出
力データのうちの一方を選択する第３の選択回路５ｃ
と、制御信号ＣＮＴに従って第１及び第３の選択回路５
ａ，５ｃの出力データの値を加算し、この加算した値に
“１”を加算し、加算した値から“１”を減算しＲＡＭ
アドレスＡＤＳ，ＡＤＦとして出力する加算回路３とを
有する構成となっている。
し順次出力するオフセットレジスタ１と、所定のプログ
ラムにより指定された値をもつデータを伝達するデータ
バスと、このデータバスからのデータ及びオフセットレ
ジスタ１からのオフセット値ＯＦのうちの一方を選択す
る第１の選択回路５ａと、データバス６からのデータ及
びＲＡＭアドレスＡＤＳ，ＡＤＦのうちの一方を選択す
る第２の選択回路５ｂと、この選択回路５ｂの出力デー
タを保持し出力するベースポインタ２と、ＲＡＭアドレ
スＡＤＦを保持し出力するデータポインタ４と、このデ
ータポインタ４の出力データ及びベースポインタ２の出
力データのうちの一方を選択する第３の選択回路５ｃ
と、制御信号ＣＮＴに従って第１及び第３の選択回路５
ａ，５ｃの出力データの値を加算し、この加算した値に
“１”を加算し、加算した値から“１”を減算しＲＡＭ
アドレスＡＤＳ，ＡＤＦとして出力する加算回路３とを
有する構成となっている。
【００１６】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための生成されたア
ドレスが供給されるＲＡＭのアドレスマップである。
図２はこの実施例の動作を説明するための生成されたア
ドレスが供給されるＲＡＭのアドレスマップである。
【００１７】ベースポインタ２及びオフセットレジスタ
１は図５に示すされた従来例と同様であるが、これにデ
ータポインタ４がフィルタ処理用に追加されている。図
２に於て、遅延ラインエリア７１ａ〜７１ｃと示すされ
ている領域は、サラウンド処理と必要な遅延処理を行な
う為の領域であり、ベースポインタ２の出力値（ＢＰ）
とオフセットレジスタ１の出力値（ＯＦ）を読み出し時
には加算、書き込み時には加算及び更に“１”を加算す
ることによりＲＡＭアドレスＡＤＳが生成できる。
１は図５に示すされた従来例と同様であるが、これにデ
ータポインタ４がフィルタ処理用に追加されている。図
２に於て、遅延ラインエリア７１ａ〜７１ｃと示すされ
ている領域は、サラウンド処理と必要な遅延処理を行な
う為の領域であり、ベースポインタ２の出力値（ＢＰ）
とオフセットレジスタ１の出力値（ＯＦ）を読み出し時
には加算、書き込み時には加算及び更に“１”を加算す
ることによりＲＡＭアドレスＡＤＳが生成できる。
【００１８】一方、図２に於てデータエリア７２と示さ
れている領域はフィルタ処理に必要な遅延ラインエリア
のひとつをフィルタ処理用に使用するもので、これが本
発明の特徴である。この為図１に示すように、加算回路
３の出力をラッチするデータポインタ４が用意されてい
る。
れている領域はフィルタ処理に必要な遅延ラインエリア
のひとつをフィルタ処理用に使用するもので、これが本
発明の特徴である。この為図１に示すように、加算回路
３の出力をラッチするデータポインタ４が用意されてい
る。
【００１９】図２に示すように、ベースポインタ２の出
力値（ＢＰ）とオフセットレジスタ１の出力値（ＯＦ）
及び“１”の加算によって得られた値をデータポインタ
４にとり込み、フィルタ処理のときには加算回路３の入
力はデータポインタ４の出力値（ＤＰ）に切替え、また
一方の加算入力はオフセットレジスタ１の出力値（Ｏ
Ｆ）でも、プログラムにより指定され、この場合にはデ
ータバス６を介して転送された値でも良く、これらを切
替えて加算を行ないＲＡＭアドレスを生成する。またＲ
ＡＭ７へのアクセスの方法も、図２に示すようにデータ
ポインタ４の出力値（ＤＰ）は最初に（ＢＰ＋ＯＦ＋
１）という値を設定し、あとはプログラムにより指定さ
れた値で“＋１”，“＋２”としていく方法と、データ
ポインタ４の出力値（ＤＰ）自身を変えて（ＤＰ＋１）
又は（ＤＰ−１）の結果によりデータポインタ４の値を
更新する方法があるが、これらはどちらでも可能であ
る。また加算回路３にはプログラムによる制御信号ＣＮ
Ｔにより入力値の加算を行なうと同時に、“１”の加算
または減算ができるようになっている。これはサラウン
ド処理の読み出し，書き込み時の切替えの為と、データ
ポインタ４のディクリメント用に用意されている。従っ
て“１”減算時には（ＤＰ−１）の演算になる場合がほ
とんどであるので、この場合に限定すると加算回路３の
ハードウェアも小さくすることができる。図３（Ａ），
（Ｂ）はそれぞれ加算回路の具体例を示す回路図であ
る。
力値（ＢＰ）とオフセットレジスタ１の出力値（ＯＦ）
及び“１”の加算によって得られた値をデータポインタ
４にとり込み、フィルタ処理のときには加算回路３の入
力はデータポインタ４の出力値（ＤＰ）に切替え、また
一方の加算入力はオフセットレジスタ１の出力値（Ｏ
Ｆ）でも、プログラムにより指定され、この場合にはデ
ータバス６を介して転送された値でも良く、これらを切
替えて加算を行ないＲＡＭアドレスを生成する。またＲ
ＡＭ７へのアクセスの方法も、図２に示すようにデータ
ポインタ４の出力値（ＤＰ）は最初に（ＢＰ＋ＯＦ＋
１）という値を設定し、あとはプログラムにより指定さ
れた値で“＋１”，“＋２”としていく方法と、データ
ポインタ４の出力値（ＤＰ）自身を変えて（ＤＰ＋１）
又は（ＤＰ−１）の結果によりデータポインタ４の値を
更新する方法があるが、これらはどちらでも可能であ
る。また加算回路３にはプログラムによる制御信号ＣＮ
Ｔにより入力値の加算を行なうと同時に、“１”の加算
または減算ができるようになっている。これはサラウン
ド処理の読み出し，書き込み時の切替えの為と、データ
ポインタ４のディクリメント用に用意されている。従っ
て“１”減算時には（ＤＰ−１）の演算になる場合がほ
とんどであるので、この場合に限定すると加算回路３の
ハードウェアも小さくすることができる。図３（Ａ），
（Ｂ）はそれぞれ加算回路の具体例を示す回路図であ
る。
【００２０】なお、本実施例は全て、基本であるベース
ポインタ２の値がディクリメントされる場合について述
べられているが、ベースポインタ２の値をインクリメン
トすることも可能である。このときの演算は全て逆とな
り、加算は減算となる。
ポインタ２の値がディクリメントされる場合について述
べられているが、ベースポインタ２の値をインクリメン
トすることも可能である。このときの演算は全て逆とな
り、加算は減算となる。
【００２１】またデータポインタ４の値の設定は最初に
（ＢＰ＋ＤＰ＋１）の値でなす（ベースポインタ２の値
とプログラムで指定した値），（プログラムで指定した
値そのもの），（オフセットレジスタ１の値そのもの）
等どんなものでも設定可能である。
（ＢＰ＋ＤＰ＋１）の値でなす（ベースポインタ２の値
とプログラムで指定した値），（プログラムで指定した
値そのもの），（オフセットレジスタ１の値そのもの）
等どんなものでも設定可能である。
【００２２】
【発明の効果】以上説明したように本発明は、フィルタ
処理、サラウンド処理を１つの回路で構成しこの回路の
構成要素及び機能を各処理に合せて選択する構成となっ
ているので、構成要素が冗長になるのを防止することが
できる効果がある。
処理、サラウンド処理を１つの回路で構成しこの回路の
構成要素及び機能を各処理に合せて選択する構成となっ
ているので、構成要素が冗長になるのを防止することが
できる効果がある。
【図１】本発明の一実施例を示す、ブロック図である。
【図２】図１に示された実施例の動作を説明するための
生成されたアドレスが供給されるＲＡＭのアドレスマッ
プである。
生成されたアドレスが供給されるＲＡＭのアドレスマッ
プである。
【図３】図１に示された実施例の加算回路の具体例を示
す回路図である。
す回路図である。
【図４】従来のＲＡＭアドレス生成回路の第１の例を示
すブロック図及びアドレス供給対象のＲＡＭのアドレス
マップである。
すブロック図及びアドレス供給対象のＲＡＭのアドレス
マップである。
【図５】従来のＲＡＭアドレス生成回路の第２の例を示
すブロック図及びアドレス供給対象のＲＡＭのアドレス
マップである。
すブロック図及びアドレス供給対象のＲＡＭのアドレス
マップである。
１ オフセットレジスタ ２ ベースポインタ ３，３ａ〜３ｃ 加算回路 ４，４ａ データポインタ ５，５ａ〜５ｃ 選択回路 ６ データバス ７，７ａ ＲＡＭ ８ インクリメント・ディクリメント回路 ３１，３２ 加算器 ７１ａ〜７１ｃ 遅延ラインエリア ７２ データエリア
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/02 570 H03H 17/08
Claims (2)
- 【請求項１】 複数のオフセット値を保持し順次出力す
るオフセットレジスタと、所定のプログラムにより指定
された値をもつデータを伝達するデータバスと、このデ
ータバスからのデータ及び前記オフセットレジスタから
のオフセット値のうちの一方を選択する第１の選択回路
と、前記データバスからのデータ及びＲＡＭアドレスの
うちの一方を選択する第２の選択回路と、この選択回路
の出力データを保持し出力するベースポインタと、前記
ＲＡＭアドレスを保持し出力するデータポインタと、こ
のデータポインタの出力データ及び前記ベースポインタ
の出力データのうちの一方を選択する第３の選択回路
と、制御信号に従って前記第１及び第３の選択回路の出
力データの値を加算し、この加算した値に１を加算し、
前記加算した値から１を減算し、前記ＲＡＭアドレスと
して出力する加算回路とを有することを特徴とするＲＡ
Ｍアドレス生成回路。 - 【請求項２】 第３の選択回路が、フィルタ処理の場合
はデータポインタの出力データを選択し、サラウンド処
理の場合はベースポインタの出力データを選択する回路
である請求項１記載のＲＡＭアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996891A JP2850594B2 (ja) | 1991-10-08 | 1991-10-08 | Ｒａｍアドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996891A JP2850594B2 (ja) | 1991-10-08 | 1991-10-08 | Ｒａｍアドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100942A JPH05100942A (ja) | 1993-04-23 |
| JP2850594B2 true JP2850594B2 (ja) | 1999-01-27 |
Family
ID=17341432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25996891A Expired - Fee Related JP2850594B2 (ja) | 1991-10-08 | 1991-10-08 | Ｒａｍアドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850594B2 (ja) |
-
1991
- 1991-10-08 JP JP25996891A patent/JP2850594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05100942A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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