JPH0444970B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルデータ処理装置に関し、特
に既に取り出されたオペランド（演算数）の演算
と同時に次のオペランドのアドレスを算出するア
ドレス算出装置に関する。

〔従来技術とその問題点〕

配列処理装置において、第１のデータセツト
（配列）を第２のデータセツトにより繰り返し処
理する（この際、繰り返し毎に第１のデータセツ
トの異なる点から処理を開始する）必要がしばし
ば生じる。例えば、信号波形のサンプルの配列に
よつて表わされた信号をデジタル的にフイルタリ
ングするには、通常コンボリユーシヨンが行なわ
れる。フイルタ特性ｈによる信号ｘのコンボリユ
ーシヨンは一般に次のように表現される。

ｙ(n)＝_P 〓ⁱ⁼⁰ ｈ(i)・ｘ（ｉ＋ｎ） ここに、Ｐはフイルタ特性の係数の個数、ｉは
データ点の番号（０ｉＰ）を示す。この例に
おいて、信号ｘを表わすデータ点のセツトがまず
対応する係数ｈと乗算され、これらの積が加算さ
れる。その後、係数が１ポジシヨンずらされこの
処理が繰り返される。フイルタ特性を表わす係数
の各々に対する乗算及び加算処理は、信号波形を
表わす全データセツトが、フイルタ特性を表わす
全係数によりコンボリユーシヨン処理され終わる
まで繰り返される。係数セツトを一巡する間の各
乗算・加算処理後にメモリ内のデータ及び係数の
アドレスを算出しなければならない。フイルタ特
性を表わす係数セツトを一巡した後、係数のスタ
ートアドレスはデータメモリ内の係数セツトの始
めの係数を指定し、波形を表わすデータ点のスタ
ートアドレスは、元のポインタが１だけ更新され
て次のデータ点が指定しなければならない。

配列処理で通常追求される目標は、高速に演算
を行なうことである。高速演算は実時間（リアル
タイム）処理が望ましい場合には特に重要であ
る。上述の例のように、データ点のセツトを繰り
返し処理することが必要である場合、各処理毎に
新しいアドレスを算出しなければならない。即
ち、処理の一巡中にオペランドのアドレスを進
め、各一巡の始めにポインタを再初期化する（ポ
インタが初期化される値の更新も含む）手段が必
要となる。

従来のマイクロプロセツサ装置では、通常スタ
ートアドレスの算出は次のように行なわれてい
る。スタートアドレス、及びスタートアドレスが
更新される量（きざみ）をメモリに記憶させてお
き、新しいアドレスの算出が必要なとき（即ち、
オペランドのセツトの新しい一巡の始めに現在の
アドレスを再初期化するために）これらの値を読
し出して、新しいアドレスを算出する。この処理
は一連のプログラムステツプ、即ち一連の命令に
よつて行なわれる。このような動作を行なう装置
として、例えばテキサスインスツルメント社製の
TMS320マイクロプロセツサ、フエアチヤイルド
社製のF9445マイクロプロセツサ、RCA社製の
ATMACマイクロプロセツサがある。このよう
なプログラムステツプは、オーバヘツド動作を要
求し、配列処理の実行にかかる時間を増加させ
る。

したがつて、スタートアドレス及び現在のアド
レスに追従し、配列処理がデータセツトを一巡す
るとき新しいアドレスを算出し、指定されたオペ
ランドの演算と同時に、計算手順を通過する毎に
新しいスタートアドレスを算出して配列処理動作
の速度を最高にする手段を実現することが望まれ
る。

〔目的〕

本発明の目的は、データ処理システム内の演算
処理装置の命令実行動作中にデータメモリの所定
のデータ列をアクセスする為のアドレス列を高速
に発生することが可能なアドレス算出装置を提供
することである。

〔問題点を解決するための手段〕

本発明のアドレス算出装置は、データメモリと
これに入出力されるデータ列を演算処理する演算
処理装置とを含むデータ処理システム内に設けら
れ、演算処理装置の動作中にデータメモリ内の複
数のデータ列を夫々アドレスループ毎にアクセス
するアドレス列を順次発生する為のアドレス算出
装置である。

このアドレス算出装置の構成は、データメモリ
に各アドレスループ毎に供給するアドレス列の所
定のスタートアドレスを記憶する第１アドレスレ
ジスタと、データメモリに各アドレスループ毎に
供給するアドレ列のカレントアドレスを記憶する
第２アドレスレジスタと、第１アドレスレジスタ
及び第２アドレスレジスタの出力アドレスの何れ
か一方を上記データメモリに選択的に供給するア
ドレスマルチプレクサと、第１アドレスレジスタ
から現在のアドレスループのスタートアドレスが
データメモリに供給されるとき、スタートアドレ
スを所定量変化させた更新スタートアドレスをス
タートし、この更新スタートアドレスで第１及び
第２アドレスレジスタを両方とも更新し、その後
第２アドレスレジスタからカレントアドレスがデ
ータメモリに供給されるとき、カレントアドレス
を所定量変化させた更新カレントアドレスを出力
し、この更新カレントアドレスで第２アドレスレ
ジスタを更新する更新ロジツク手段とを具えるも
のである。

〔作用〕

本発明のアドレス算出装置は、演算処理装置の
動作中に並列処理動作でアドレスを高速に算出す
る。特に、現在のアドレスループのスタートアド
レスをデータメモリに供給するときに、そのスタ
ートアドレスを所定量変化させて、次のアドレス
ループのスタートアドレスである更新スタートア
ドレスを発生し、この更新スタートアドレスで第
１及び第２アドレスレジスタを同時に更新するの
で、第２アドレスレジスタのカレントアドレスを
歩進すると同時に第１アドレスレジスタに予め次
のアドレスループのスタートアドレスを準備して
おくことが出来る。よつて、次のアドレスループ
を開始するにはマルチプレクサで第１アドレスレ
ジスタを選択する。

〔実施例〕

第２及び第３図を参照するに、データ点D1〜
D12は、係数C1〜C6によつて表わされた関数に
より処理されるべきサンプル信号波形を表わす。
これらデータ点及び係数のセツトは処理される配
列を表わし、第２図の一酸化された装置のデータ
メモリ１０内に蓄積された値に対応している。こ
れらの値は夫々メモリアドレスを有する。典型的
な応用例では、データ配列は係数配列によつてコ
ンボリユーシヨン処理される。即ち、D1及びC1
が、アドレスユニツト１４により与えられたアド
レスに基づいてメモリ１０から取り出され、これ
らは演算ユニツト１２で乗算され、その積は演算
ユニツト１２内に蓄えられる。次にD2及びC2が
取り出され乗算され、同様の処理が続き、D6及
びC6が取り出され乗算される。この過程では各
積は加算されていく。最終の合計は通常、メモリ
に蓄積される（そうでない場合もある）。その後、
データ配列の第２のデータ点から始めて同じ手順
が繰り返される。即ち、D2がC1と、D3がC2と、
…、D7がC6と乗算される。この処理は所定のデ
ータ点が全係数によつて乗算されるに必要な回数
だけ繰り返される。

データ点を対応する係数により乗算し、その積
を加算する処理は、繰り返し実行される一連のス
テツプ（即ち、ループ）から成る。このループを
通過する間、アドレスユニツト１４は、乗算され
るべき現在のデータ及び係数値のアドレスをデー
タメモリ１０に与えなければならない。よつて、
これらのアドレスは、各取出・乗算・加算動作に
伴つて変化する必要がある。ループの通過に先立
つて、アドレスユニツトは第１の係数のアドレス
及び新しいスタートデータ点のアドレスを指定し
なければならない。尚、この配列処理の例は本発
明を説明するための例題として用いたものである
が、他の多くの配列処理アルゴリズムは、連続す
る一連の動作に伴い１個以上のアドレスから始ま
るデータ配列に対応する１個以上のアドレス列を
繰り返し発生することを必要とし、本発明はこの
ような多くのアルゴリズムに適用し得るものであ
る。

第２図の一般化された装置において、アドレス
の算出は演算ユニツト１２が演算動作を終了する
のにかかる時間（即ち、データ処理装置の１演算
命令サイクル）内にアドレスユニツト１４で行な
われる。上述の例では、１個のデータ点と１個の
係数とが乗算されている間に、次のデータ点とア
ドレスがメモリに送出され、その次のデータ点の
アドレスがアドレスユニツト１４で算出される。
積が前の積に加算される間に、次の係数のアドレ
スがメモリに送出され、その次の係数のアドレス
が算出される。このことから次のことが想定され
る。即ち、当該技術分野では周知であるとおり、
データメモリ１０は、アドレスを受けると自動的
にその内容を演算ユニツトへ出力し、演算ユニツ
ト１２はオペランドを一時的に蓄積するレジスタ
を有する。本発明のアドレス算出装置は種々の異
なるプロセツサアーキテクチヤーに適合するが、
データとプログラム命令とに別個のメモリを設
け、プログラム命令回路、演算ユニツト、アドレ
スユニツトのすべては、本発明の効果を最大限に
発揮するため、同時に独立して動作することが望
ましい。

第１図は、本発明のアドレス算出装置の好適実
施例を示す。各アドレスループ毎にアクセスされ
るデータ列の最初のデータに対応するスタートア
ドレスは第１アドレスメモリ（ARA）１６に蓄
積される。ARA１６は、好ましくは１組の蓄積
レジスタであり、データ配列の各セツトのスター
トアドレスを蓄積する。現在のアドレスループ内
のカレントアドレスは第２アドレスメモリ
（ARB）１８に蓄積される。ARB１８も好まし
くは１組の蓄積レジスタである。ARA１６及び
ARB１８内のアドレスは、新しい（更新）アド
レスの供給源から夫々入力ポート２０及び２２を
介して供給される。

データがメモリ内に“ページ”状に記憶される
場合、データメモリに送出されるべきアドレスの
上位ビツトを保持するページアドレスメモリ
（PR）２４も設け、ARA及びARBがその下位ビ
ツトを保持するようになすことが望ましい。
ARA，ARBと同様に、PR２４は好ましくは複
数のレジスタから成り、各配列データが蓄積され
るページを表わすアドレス部分を保持する。ま
た、ARA，ARBと同様、PRはそのアドレスビ
ツトを更新アドレスの供給源から入力ポート２６
を介して受ける。特定の動作の間にARA，
ARB，PR内のどのレジスタにアドレスが出し入
れされるかの情報はレジスタインデツクス入力２
８から得られる。この情報は、適当な構成のプロ
グラム命令回路（図示せず）によつて供給される
プロセツサ命令コードの一部である。

出力端３０からデータメモリに供給されるアド
レスは、PR２４の出力とアドレスマルチプレク
サ３６の出力３４とを結合したものである。アド
レスマルチプレクサ３６は最初にその出力を
ARA１６の出力３６から得る。その後、アドレ
スマルチプレクサ３６は一連のステツプ、即ちル
ープが終了するまで、出力をARB１８の出力４
０から得る。

ARAの出力がアドレスマルチプレクサ３６に
与えられると同時に、その出力は変更され、即ち
更新され、入力ポート２０を介してARA内の対
応するレジスタに戻される。同様に、ARBの出
力がアドレスマルチプレクサ３６に供給されると
き、その出力は更新され、更新値が入力ポート２
２を介してARB内の対応するレジスタに戻され
る。ここで特に重要なことは、ARAのスタート
アドレスがデータメモリに供給されると共に更新
されたとき、この更新スタートアドレスはARA
だけでなくARBにもロードされ、ARB内のカレ
ントアドレスを歩進させる点である。通常、アド
レスは単に１だけインクリメントされる。しかし
アドレスは１より大きい値ずつインクリメントし
てもよいし、ある値だけデクリメントするように
してもよい。あるいはまつたく変化させない場合
もあつてもよい。以下にアドレス値を変更する手
法を説明する。

ARA１６の出力３８は第１の仲介マルチプレ
クサ４４に入力される。マルチプレクサ４４は、
またその入力として入力端４６から“０”のセツ
トを、入力端４８から“１”のセツトを、Ｘレジ
スタ５２からその出力５０（通常、オフセツト
値）を、更にＹレジスタ５６からの出力５４を受
ける。もう１つの仲介マルチプレクサ５８は、そ
の入力としてARB１８から出力４０を、PR２４
から出力３２を、入力端６０から“０”のセツト
を、更にＸレジスタ５２から出力５０を受ける。
算術演算または論理演算を選択的に行なうことが
できる算術論理ユニツト（ALU）６２には２つ
の入力が与えられる。その１つは第１仲介マルチ
プレクサ４４の出力６４であり、他の１つは第２
仲介マルチプレクサ５８の出力６６である。
ALU６２へのこの両入力はALU６２により処理
されて出力６８を発生する。

ALU６２の出力６８は今１つのマルチプレク
サ７０に入力される。マルチプレクサ７０の出力
は、ARA１６，ARB１８，PR２４，Ｘレジス
タ５２、Ｙレジスタ５６に入力される。マルチプ
レクサ７０の出力によつてARA，ARB，PR内
のアドレスを更新し、Ｘレジスタ及びＹレジスタ
内の値を変更することができる。例えば、ARA
１６の出力がマルチプレクサ４４に選択されて、
マルチプレクサ５８により選択された入力の値と
共にALU６２に入力され、この両値はALU６２
により算術的または論理的に演算されて出力端６
８に新しい値を発生する。Ｘレジスタ６２に１を
置数し、これをマルチプレクサ５８の入力として
選択し、ARA内の選択されたレジスタの値に加
算することによりARA内のスタートアドレスを
１だけインクリメントすることができる。ALU
６２の出力はARAの選択されたレジスタの値に
１を足したものになる。このARAの値に１を足
した数はマルチプレクサ７０により選択され
ARAの入力ポート２０へ送られる。よつて、そ
の値はARAの選択されたレジスタに戻され、
ARAのそのレジスタが１だけインクリメントさ
れたことになる。マルチプレクサ７０のこの出力
はARBの入力ポート２２へも入力され、ARB内
の対応する現在のアドレスにとつて代れる。よつ
て、（スタートアドレスが更新された）データセ
ツトの現在のアドレスを歩進する。これは、上述
したコンボリユーシヨンの例で、データ配列のス
タートアドレスを１データ点だけシフトし、デー
タ配列の現在のアドレスを新しいループの次のス
テツプへ進める動作に対応する。

同様に、ARB１８の選択されたレジスタから
アドレスがデータメモリへ送出されるとき、この
データは仲介マルチプレクサ５８を介してALU
６２へも送出される。と同時に、仲介マルチプレ
クサ４４によつて例えばＸレジスタからの数値が
選択され、アドレスに加算され（即ち、アドレス
を進め）、この加算結果がARBの元のレジスタに
戻される。これは、上述のコンボリユーシヨンの
例でデータ点または係数の歩進に対応する。

このように、Ｘレジスタ５２は、ARA１６，
ARB１８，PR２４の値を変化させる変化量を与
える動きをする。Ｙレジスタ５６は、ARB１８，
PR２４の値の変化量を与えることできる。Ｘレ
ジスタ及びＹレジスタにはマルチプレクサ７０を
介してレジスタバス７２から値がロードされる。
この値はデータ処理装置全体内の他の算術ユニツ
ト（上述のプログラム命令回路の如き）から出力
されたものである。例えば、Ｘレジスタにある値
をロードし、ループの始めに１つの配列のスター
トアドレスを再初期化するためにこの値だけ
ARA内の１レジスタの値をインクリメントし、
かつＹレジスタにもある値をロードし、ループの
通過中に他の配列の現在のアドレスを算出するた
めにこの値だけARB内の１レジスタの値をイン
クリメントすることができる。

ALUの出力６８もバツフア７４を介してレジ
スタバス７２に載せ、装置の他の算術ユニツトの
使用に供することができる。ある場合には、再算
出されたアドレスが零であるかどうかを判定する
ことが望まれるが、この判定はALU出力６８か
ら直接行なえる。アドレス算出装置の上述の機能
的特徴は関連した制御ロジツク（図示せず）を含
む。上述の装置を実施するめの特定の回路の設計
及び構成は当該技術分野では周知であり、本発明
には次の点を除いて特別な設計は不要である。本
発明の重要な点は、ARA，ARB，PRへ入力す
るためのアドレスの出力及びアドレスの再算出は
いずれも１ステツプ内に生じ、その出力のARA，
ARB，PRへの蓄積は次のステツプ内で生じる。
その結果、データメモリへのアドレス供給及びア
ドレスの更新をデータ処理ロジツクの１つの演算
命令サイクル（即ち、演算ユニツト１２が１演算
命令を完全に実行するに要する時間）内に行なう
ことができる。通常、この動作は、演算ユニツト
内の一時蓄積レジスタの如き蓄積ロケーシヨンか
らオペランドを取り出し、このオペランドに対し
て演算を行ない、その結果を蓄積するという過程
を伴う。

以上、本発明の実施例について説明したが、使
用した用語及び表現は単に説明のためのものであ
つて、何ら制限を課すものではなく、その均等物
を排除する意図はない。

〔発明の効果〕

本発明のアドレス算出装置は、演算処理装置の
演算処理とは独立にアドレス算出を高速に並列処
理し得る。特に、現在のアドレスループの最初の
段階で次のアドレスループのスタートアドレスを
求めて第１及び第２のアドレスレジスタに同時に
記憶するので、カレントアドレスの歩進と次のア
ドレスループのスタートアドレスの準備とが同時
に実行され、次のアドレスループに進む際には予
め準備された第１アドレスレジスタを選択するだ
けで良く、複数のアドレスループに亘つてアドレ
ス列を高速に発生し得る。

【図面の簡単な説明】

第１図は、本発明によるアドレス算出装置の好
適実施例のブロツク図、第２図は、本発明のアド
レス算出装置を有効に用いることができる配列処
理アーキテクチヤーの一部分の一般例を示すブロ
ツク図、第３図は、配列処理計算に用いるデータ
点及び係数のセツトの一例を示す説明図である。 図中、１６は第１アドレスレジスタ、１８は第
２アドレスレジスタ、３６はアドレスマルチプレ
クサ、４４，５２，５６，５８，６２，７０は更
新ロジツク手段を示す。

Claims (1)

1. 【特許請求の範囲】 １ データメモリと該データメモリに入出力され
   るデータ列を演算処理する演算処理装置とを含む
   データ処理システム内に設けられ、上記演算処理
   装置の動作中に上記データメモリ内の複数のデー
   タ列を夫々アドレスループ毎にアクセスするアド
   レス列を順次発生するアドレス算出装置であつ
   て、 上記データメモリに各アドレスループ毎に供給
   するアドレス列の所定のスタートアドレスを記憶
   する第１アドレスレジスタと、 上記データメモリに各アドレスループ毎に供給
   するアドレス列のカレントアドレスを記憶する第
   ２アドレスレジスタと、 上記第１アドレスレジスタ及び第２アドレスレ
   ジスタの出力アドレスの何れか一方を上記データ
   メモリに選択的に供給するアドレスマルチプレク
   サと、 上記第１アドレスレジスタから現在のアドレス
   ループのスタートアドレスが上記データメモリに
   供給されるとき、上記スタートアドレスを第１所
   定量変化させた更新スタートアドレスを出力し、
   該更新スタートアドレスで上記第１及び第２アド
   レスレジスタを両方とも更新し、その後上記第２
   アドレスレジスタからカレントアドレスが上記デ
   ータメモリに供給されるとき、上記カレントアド
   レスを第２所定量変化させた更新カレントアドレ
   スを出力し、該更新カレントアドレスで上記第２
   アドレスレジスタを更新する更新ロジツク手段と
   を具えることを特徴とするアドレス算出装置。