JP3236266B2 - パターン形成方法 - Google Patents
パターン形成方法Info
- Publication number
- JP3236266B2 JP3236266B2 JP30572698A JP30572698A JP3236266B2 JP 3236266 B2 JP3236266 B2 JP 3236266B2 JP 30572698 A JP30572698 A JP 30572698A JP 30572698 A JP30572698 A JP 30572698A JP 3236266 B2 JP3236266 B2 JP 3236266B2
- Authority
- JP
- Japan
- Prior art keywords
- resist mask
- etching
- etched
- mask
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子用のパ
ターン形成方法に関し、パターン寸法を変化させて複雑
なパターンを簡便に形成するパターンの形成方法に関す
る。
ターン形成方法に関し、パターン寸法を変化させて複雑
なパターンを簡便に形成するパターンの形成方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化は、微細パターン
の形成手段であるフォトリソグラフィ技術とドライエッ
チング技術とに支えられて達成されてきた。しかし、こ
のようにして半導体装置が高性能化されてくると、その
製造工程が高度化し製造コストが増加するようになる。
の形成手段であるフォトリソグラフィ技術とドライエッ
チング技術とに支えられて達成されてきた。しかし、こ
のようにして半導体装置が高性能化されてくると、その
製造工程が高度化し製造コストが増加するようになる。
【０００３】そこで、最近では半導体装置の製造コスト
を大幅に低減すべく、その製造工程を見直す動きが活発
になってきている。その１つが、従来の製造工程を短絡
させて全体の工程数を短縮させることである。このよう
にすることで、製造工程の高度化の中で、半導体装置の
製造コストの低減が可能になる。
を大幅に低減すべく、その製造工程を見直す動きが活発
になってきている。その１つが、従来の製造工程を短絡
させて全体の工程数を短縮させることである。このよう
にすることで、製造工程の高度化の中で、半導体装置の
製造コストの低減が可能になる。
【０００４】以下、従来のパターンの形成方法として、
通常の配線の形成（以下、第１の従来例と記す）および
スタガ型の薄膜トランジスタ（ＴＦＴ）の製造（以下、
第２の従来例と記す）の場合を図に基づいて説明する。
通常の配線の形成（以下、第１の従来例と記す）および
スタガ型の薄膜トランジスタ（ＴＦＴ）の製造（以下、
第２の従来例と記す）の場合を図に基づいて説明する。
【０００５】図４は、第１の従来例を説明するための配
線の製造工程順の断面図である。図４（ａ）に示すよう
に、例えば、絶縁基板１０１上にアルミ合金等の金属膜
１０２が形成される。ここで、金属膜１０２の膜厚は１
μｍ程度である。そして、この金属膜１０２上の所定の
領域に、公知のフォトリソグラフィ技術でもってレジス
トマスク１０３が形成される。
線の製造工程順の断面図である。図４（ａ）に示すよう
に、例えば、絶縁基板１０１上にアルミ合金等の金属膜
１０２が形成される。ここで、金属膜１０２の膜厚は１
μｍ程度である。そして、この金属膜１０２上の所定の
領域に、公知のフォトリソグラフィ技術でもってレジス
トマスク１０３が形成される。
【０００６】次に、図４（ｂ）に示すように、レジスト
マスク１０３がエッチングのマスクにされ、金属膜１０
２が加工されて配線１０４が形成される。ここで、上記
のエッチングが通常のドライエッチングの場合には、形
成される配線の断面は垂直形状になる。あるいは、この
配線の断面は逆テーパー形状になりやすい。
マスク１０３がエッチングのマスクにされ、金属膜１０
２が加工されて配線１０４が形成される。ここで、上記
のエッチングが通常のドライエッチングの場合には、形
成される配線の断面は垂直形状になる。あるいは、この
配線の断面は逆テーパー形状になりやすい。
【０００７】図５および図６は、第２の従来例を説明す
るためのスタガ型のＴＦＴの一部の製造工程の断面図で
ある。図５（ａ）に示すように、絶縁基板１０１上にア
モルファスシリコン膜１０５とｎ+ アモルファスシリコ
ン膜１０６とが積層して堆積される。
るためのスタガ型のＴＦＴの一部の製造工程の断面図で
ある。図５（ａ）に示すように、絶縁基板１０１上にア
モルファスシリコン膜１０５とｎ+ アモルファスシリコ
ン膜１０６とが積層して堆積される。
【０００８】次に、公知のフォトリソグラフィ技術で、
上記のｎ+ アモルファスシリコン膜１０６上に第１のレ
ジストマスク１０７，１０７ａが形成される。そして、
これらの第１のレジストマスク１０７，１０７ａがエッ
チングのマスクにされｎ+ アモルファスシリコン膜１０
６がドライエッチングされる。このようにして、図５
（ｂ）に示すように、ソース用オーミックコンタクト層
１０８とドレイン用オーミックコンタクト層１０９とが
形成される。
上記のｎ+ アモルファスシリコン膜１０６上に第１のレ
ジストマスク１０７，１０７ａが形成される。そして、
これらの第１のレジストマスク１０７，１０７ａがエッ
チングのマスクにされｎ+ アモルファスシリコン膜１０
６がドライエッチングされる。このようにして、図５
（ｂ）に示すように、ソース用オーミックコンタクト層
１０８とドレイン用オーミックコンタクト層１０９とが
形成される。
【０００９】次に、図５（ｃ）に示すように、第１のレ
ジストマスク１０７，１０７ａとが被覆され、アモルフ
ァスシリコン膜１０５表面の一部が被覆されるようにし
て、公知のフォトリソグラフィ技術で第２のレジストマ
スク１１０が形成される。
ジストマスク１０７，１０７ａとが被覆され、アモルフ
ァスシリコン膜１０５表面の一部が被覆されるようにし
て、公知のフォトリソグラフィ技術で第２のレジストマ
スク１１０が形成される。
【００１０】次に、第２のレジストマスク１１０がエッ
チングマスクにされてアモルファスシリコン膜がエッチ
ングされ、図６（ａ）に示すように、アイランド層１１
１が形成される。そして、この第１のレジストマスク１
０７，１０７ａおよび第２のレジストマスク１１０が除
去される。このようにして、図６（ｂ）に示すように、
絶縁基板１０１上の所定の領域にＴＦＴ用のアイランド
層１１１およびソース用オーミックコンタクト層１０８
とドレイン用オーミックコンタクト層１０９が形成され
る。
チングマスクにされてアモルファスシリコン膜がエッチ
ングされ、図６（ａ）に示すように、アイランド層１１
１が形成される。そして、この第１のレジストマスク１
０７，１０７ａおよび第２のレジストマスク１１０が除
去される。このようにして、図６（ｂ）に示すように、
絶縁基板１０１上の所定の領域にＴＦＴ用のアイランド
層１１１およびソース用オーミックコンタクト層１０８
とドレイン用オーミックコンタクト層１０９が形成され
る。
【００１１】これ以降の工程の説明は省略されるが、ゲ
ート絶縁膜、ゲート電極、ソース電極あるいはドレイン
電極等が形成されて、スタガ型のＴＦＴが形成されるこ
とになる。
ート絶縁膜、ゲート電極、ソース電極あるいはドレイン
電極等が形成されて、スタガ型のＴＦＴが形成されるこ
とになる。
【００１２】
【発明が解決しようとする課題】以上に説明した第１の
従来例において、通常のドライエッチングの場合には、
上述したように、配線の断面は垂直形状あるいは逆テー
パー形状になる。このために、配線が多層構造にされ、
下層の配線上に絶縁膜を介して上層の配線が形成される
場合には、下層の配線により形成される段部で上層の配
線の形成が難しくなる。
従来例において、通常のドライエッチングの場合には、
上述したように、配線の断面は垂直形状あるいは逆テー
パー形状になる。このために、配線が多層構造にされ、
下層の配線上に絶縁膜を介して上層の配線が形成される
場合には、下層の配線により形成される段部で上層の配
線の形成が難しくなる。
【００１３】このような多層配線の形成では、下層の配
線の断面が順テーパー形状になることが望ましい。しか
し、上述した従来の技術では、エッチング工程が複雑に
なり製造コストが増加するようになる。
線の断面が順テーパー形状になることが望ましい。しか
し、上述した従来の技術では、エッチング工程が複雑に
なり製造コストが増加するようになる。
【００１４】また、第２の従来例では、スタガ型のＴＦ
Ｔの製造において、ソース用オーミックコンタクト層１
０８とドレイン用オーミックコンタクト層１０９の形成
およびアイランド層１１１の形成のために２回のフォト
リソグラフィ工程が必要になる。
Ｔの製造において、ソース用オーミックコンタクト層１
０８とドレイン用オーミックコンタクト層１０９の形成
およびアイランド層１１１の形成のために２回のフォト
リソグラフィ工程が必要になる。
【００１５】本発明の目的は、複雑な形状のパターンを
簡便な工程で形成できたり、あるいは、フォトリソグラ
フィ工程を１／２に削減できるパターン形成方法を提供
することにある。
簡便な工程で形成できたり、あるいは、フォトリソグラ
フィ工程を１／２に削減できるパターン形成方法を提供
することにある。
【００１６】
【００１７】
【００１８】
【課題を解決するための手段】 このために 、本発明のパ
ターン形成方法は、半導体装置の製造工程において、第
２の被エッチング材料上に積層した第１の被エッチング
材料上に複数パターンのレジストマスクをエッチングマ
スクとして形成し前記第１の被エッチング材料に第１の
エッチングを施して前記第１の被エッチング材料をパタ
ーニングする工程と、前記第１のエッチング工程後に前
記レジストマスクを体積膨張させ前記複数パターンのレ
ジストマスクを合体させて１つのパターンのレジストマ
スクにする工程と、前記合体した１つのパターンのレジ
ストマスクをエッチングマスクにして前記第２の被エッ
チング材料に第２のエッチングを施し前記第２の被エッ
チング材料をパターニングする工程とを含む。
ターン形成方法は、半導体装置の製造工程において、第
２の被エッチング材料上に積層した第１の被エッチング
材料上に複数パターンのレジストマスクをエッチングマ
スクとして形成し前記第１の被エッチング材料に第１の
エッチングを施して前記第１の被エッチング材料をパタ
ーニングする工程と、前記第１のエッチング工程後に前
記レジストマスクを体積膨張させ前記複数パターンのレ
ジストマスクを合体させて１つのパターンのレジストマ
スクにする工程と、前記合体した１つのパターンのレジ
ストマスクをエッチングマスクにして前記第２の被エッ
チング材料に第２のエッチングを施し前記第２の被エッ
チング材料をパターニングする工程とを含む。
【００１９】ここで、上述したレジストマスクの体積膨
張をレジストマスクの有機シラン溶液中への浸漬あるい
は有機シラン蒸気中への曝露によるレジストマスクのシ
リル化で行うようにする。あるいは、前記シリル化を行
う前工程で前記レジストマスクを有機溶剤中に浸漬しシ
リル化を促進させるようにする。
張をレジストマスクの有機シラン溶液中への浸漬あるい
は有機シラン蒸気中への曝露によるレジストマスクのシ
リル化で行うようにする。あるいは、前記シリル化を行
う前工程で前記レジストマスクを有機溶剤中に浸漬しシ
リル化を促進させるようにする。
【００２０】更には、前記第１のエッチングを前記レジ
ストマスクが低温になるように冷却したドライエッチン
グで行うようにする。
ストマスクが低温になるように冷却したドライエッチン
グで行うようにする。
【００２１】このように、半導体装置の製造工程の中で
一度エッチングマスクに使用したレジストマスクを体積
膨張させることで、別のエッチングマスクを形成する。
このようにして、１回のフォトリソグラフィ工程で被エ
ッチング材料に２種類のパターンが形成できる。
一度エッチングマスクに使用したレジストマスクを体積
膨張させることで、別のエッチングマスクを形成する。
このようにして、１回のフォトリソグラフィ工程で被エ
ッチング材料に２種類のパターンが形成できる。
【００２２】このために、半導体装置の製造工程が大幅
に簡略化されその製造コストが大幅に低減するようにな
る。
に簡略化されその製造コストが大幅に低減するようにな
る。
【００２３】
【発明の実施の形態】次に、初めに本発明を説明するた
めの参考例を図１に基づいて説明する。ここで、図１は
本発明の配線パターンの製造工程順の断面図である。
めの参考例を図１に基づいて説明する。ここで、図１は
本発明の配線パターンの製造工程順の断面図である。
【００２４】図１（ａ）に示すように、従来の技術で説
明したのと同様に、絶縁基板１上にアルミ・銅合金の金
属膜２が形成される。ここで、金属膜２の膜厚は１μｍ
程度である。そして、この金属膜２上の所定の領域に、
公知のフォトリソグラフィ技術でもってレジストマスク
３が形成される。
明したのと同様に、絶縁基板１上にアルミ・銅合金の金
属膜２が形成される。ここで、金属膜２の膜厚は１μｍ
程度である。そして、この金属膜２上の所定の領域に、
公知のフォトリソグラフィ技術でもってレジストマスク
３が形成される。
【００２５】次に、図１（ｂ）に示すように、レジスト
マスク３がエッチングのマスクにされ、金属膜２に第１
のエッチングが施されて第１の順テーパー層４が形成さ
れる。ここで、上記のエッチングは、塩素、酸素等を反
応ガスとするプラズマエッチングで行われる。この場合
には、形成される配線の断面は順テーパ形状になる。
マスク３がエッチングのマスクにされ、金属膜２に第１
のエッチングが施されて第１の順テーパー層４が形成さ
れる。ここで、上記のエッチングは、塩素、酸素等を反
応ガスとするプラズマエッチングで行われる。この場合
には、形成される配線の断面は順テーパ形状になる。
【００２６】次に、図１（ｂ）に示した第１の順テーパ
ー層４の形成後、レジストマスク３が絶縁基板１と共に
シリル化剤である有機シラン溶液中に浸漬される。ある
いは、レジストマスク３が有機シラン蒸気中に曝され
る。このようにして、レジストマスク３がシリル化され
る。このシリル化の処理により、レジストマスク３が膨
潤し体積膨張して、図１（ｃ）に示すように、膨潤した
レジストマスク５が形成される。このシリル化で、膨潤
したレジストマスク５のパターン幅はレジストマスク３
のパターン幅より大きくなる。ここで、シリル化剤とし
てシラザン等が用いられる。
ー層４の形成後、レジストマスク３が絶縁基板１と共に
シリル化剤である有機シラン溶液中に浸漬される。ある
いは、レジストマスク３が有機シラン蒸気中に曝され
る。このようにして、レジストマスク３がシリル化され
る。このシリル化の処理により、レジストマスク３が膨
潤し体積膨張して、図１（ｃ）に示すように、膨潤した
レジストマスク５が形成される。このシリル化で、膨潤
したレジストマスク５のパターン幅はレジストマスク３
のパターン幅より大きくなる。ここで、シリル化剤とし
てシラザン等が用いられる。
【００２７】次に、この膨潤したレジストマスク５がエ
ッチングのマスクにされ、残存する金属膜２に第２のエ
ッチングが施されて第２の順テーパー層６が形成され
る。この場合も、塩素、酸素等を反応ガスとするプラズ
マエッチングで行われる。そして、形成される配線７の
断面は一部階段状に形成されるが、全体的には順テーパ
形状になる。
ッチングのマスクにされ、残存する金属膜２に第２のエ
ッチングが施されて第２の順テーパー層６が形成され
る。この場合も、塩素、酸素等を反応ガスとするプラズ
マエッチングで行われる。そして、形成される配線７の
断面は一部階段状に形成されるが、全体的には順テーパ
形状になる。
【００２８】上記の第１のエッチングでは、レジストマ
スク３が構造的に変化しないようにするのがよい。そこ
で、第１のエッチング中にレジストマスク３が加熱され
ないエッチング条件に設定されるのが好ましい。例え
ば、第１のエッチング中は絶縁基板１は零度以下の低温
に冷却保持される。このようにすれば、レジストマスク
３の熱による構造変化が抑制される。
スク３が構造的に変化しないようにするのがよい。そこ
で、第１のエッチング中にレジストマスク３が加熱され
ないエッチング条件に設定されるのが好ましい。例え
ば、第１のエッチング中は絶縁基板１は零度以下の低温
に冷却保持される。このようにすれば、レジストマスク
３の熱による構造変化が抑制される。
【００２９】上記のシリル化は、レジストマスク３中に
入り込むシリコン原子が、レジストマスク３を構成する
有機ポリマー間に取り込まれて生じる。ここで、有機ポ
リマー間に架橋が少なく未結合部分が多くなるほど、シ
リコン原子がレジストマスク３に多く含有されるように
なる。そして、レジストマスク３の体積膨張が大きくな
る。上記の第１のエッチングでレジストマスク３が構造
的に変化しないようにするのはこの未結合部分を残存さ
せるためである。
入り込むシリコン原子が、レジストマスク３を構成する
有機ポリマー間に取り込まれて生じる。ここで、有機ポ
リマー間に架橋が少なく未結合部分が多くなるほど、シ
リコン原子がレジストマスク３に多く含有されるように
なる。そして、レジストマスク３の体積膨張が大きくな
る。上記の第１のエッチングでレジストマスク３が構造
的に変化しないようにするのはこの未結合部分を残存さ
せるためである。
【００３０】更には、このシリル化を促進するために、
第１のエッチングの工程後、有機溶剤その中でも特にレ
ジストマスク中の感光基を溶出するような有機溶剤中に
上記レジストマスク３が浸漬される。このようなシリル
化促進処理が施されてから上記のシリル化がなされる
と、シリコン原子がレジストマスク３に更に多く含有さ
れるようになる。
第１のエッチングの工程後、有機溶剤その中でも特にレ
ジストマスク中の感光基を溶出するような有機溶剤中に
上記レジストマスク３が浸漬される。このようなシリル
化促進処理が施されてから上記のシリル化がなされる
と、シリコン原子がレジストマスク３に更に多く含有さ
れるようになる。
【００３１】従来の技術で、この第１のエッチング工程
で金属膜２が深さ方向に全てエッチングされて配線が形
成されると、その順テーパー形状により配線の上部のパ
ターン幅が異常に小さくなり、配線としての機能が損な
われるようになる。
で金属膜２が深さ方向に全てエッチングされて配線が形
成されると、その順テーパー形状により配線の上部のパ
ターン幅が異常に小さくなり、配線としての機能が損な
われるようになる。
【００３２】これに対して、本発明を説明するための参
考例では、簡便な方法でもって順テーパー構造の配線が
形成できるようになる。
考例では、簡便な方法でもって順テーパー構造の配線が
形成できるようになる。
【００３３】次に、本発明の実施の形態を図２と図３に
基づいて説明する。ここで、図２および図３は本発明の
スタガ型のＴＦＴの一部の製造工程の断面図である。図
２（ａ）に示すように、第２の従来例と同様に、絶縁基
板１上に膜厚２００ｎｍのアモルファスシリコン膜８と
膜厚５０ｎｍのｎ+ アモルファスシリコン膜９とが積層
して堆積される。
基づいて説明する。ここで、図２および図３は本発明の
スタガ型のＴＦＴの一部の製造工程の断面図である。図
２（ａ）に示すように、第２の従来例と同様に、絶縁基
板１上に膜厚２００ｎｍのアモルファスシリコン膜８と
膜厚５０ｎｍのｎ+ アモルファスシリコン膜９とが積層
して堆積される。
【００３４】次に、フォトリソグラフィ技術で、上記の
ｎ+ アモルファスシリコン膜９上にレジストマスク１
０，１０ａが形成される。そして、これらのレジストマ
スク１０，１０ａがエッチングのマスクにされ第１のエ
ッチングが施されて、ｎ+ アモルファスシリコン膜９が
ドライエッチングされる。このようにして、図２（ｂ）
に示すように、ソース用オーミックコンタクト層１１と
ドレイン用オーミックコンタクト層１２とが形成され
る。
ｎ+ アモルファスシリコン膜９上にレジストマスク１
０，１０ａが形成される。そして、これらのレジストマ
スク１０，１０ａがエッチングのマスクにされ第１のエ
ッチングが施されて、ｎ+ アモルファスシリコン膜９が
ドライエッチングされる。このようにして、図２（ｂ）
に示すように、ソース用オーミックコンタクト層１１と
ドレイン用オーミックコンタクト層１２とが形成され
る。
【００３５】次に、参考例で説明したように、レジスト
マスク１０，１０ａが有機シラン溶液中に浸漬される。
あるいは、有機シラン蒸気中に曝される。このようにし
て、レジストマスク１０，１０ａがシリル化される。こ
のシリル化の処理により、レジストマスク１０，１０ａ
が体積膨張して、図２（ｃ）に示すように合体し、１つ
の膨潤したレジストマスク１３となる。この場合の膨潤
では、レジストマスク１０，１０ａの寸法は２倍以上に
なる。
マスク１０，１０ａが有機シラン溶液中に浸漬される。
あるいは、有機シラン蒸気中に曝される。このようにし
て、レジストマスク１０，１０ａがシリル化される。こ
のシリル化の処理により、レジストマスク１０，１０ａ
が体積膨張して、図２（ｃ）に示すように合体し、１つ
の膨潤したレジストマスク１３となる。この場合の膨潤
では、レジストマスク１０，１０ａの寸法は２倍以上に
なる。
【００３６】ここで、このシリル化による体積膨張を促
進するために、上述したように第１のエッチングの工程
後、レジストマスク１０，１０ａ中の感光基を溶出する
トリクレンのような有機溶剤中にレジストマスク１０，
１０ａが浸漬される。
進するために、上述したように第１のエッチングの工程
後、レジストマスク１０，１０ａ中の感光基を溶出する
トリクレンのような有機溶剤中にレジストマスク１０，
１０ａが浸漬される。
【００３７】次に、膨潤したレジストマスク１３がエッ
チングマスクにされて第２のエッチングが施され、アモ
ルファスシリコン膜８がエッチングされる。このように
して、図３（ａ）に示すように、アイランド層１４が形
成される。そして、膨潤したレジストマスク１３が除去
され、図３（ｂ）に示すように、絶縁基板１上の所定の
領域にＴＦＴ用のアイランド層１４およびソース用オー
ミックコンタクト層１１とドレイン用オーミックコンタ
クト層１２が形成される。これ以降の工程の説明は第２
の従来例で説明した通りである。
チングマスクにされて第２のエッチングが施され、アモ
ルファスシリコン膜８がエッチングされる。このように
して、図３（ａ）に示すように、アイランド層１４が形
成される。そして、膨潤したレジストマスク１３が除去
され、図３（ｂ）に示すように、絶縁基板１上の所定の
領域にＴＦＴ用のアイランド層１４およびソース用オー
ミックコンタクト層１１とドレイン用オーミックコンタ
クト層１２が形成される。これ以降の工程の説明は第２
の従来例で説明した通りである。
【００３８】本発明の実施の形態では、従来の技術で２
回のフォトリソグラフィ工程が１回に削減されるように
なる。このようにして、スタガ型のＴＦＴの製造工程が
大幅に削減され、製造コストが低減するようになる。
回のフォトリソグラフィ工程が１回に削減されるように
なる。このようにして、スタガ型のＴＦＴの製造工程が
大幅に削減され、製造コストが低減するようになる。
【００３９】上記の参考例では、第１のエッチングと第
２のエッチングで金属膜２がエッチングされる場合につ
いて説明されている。この場合はこのような方法に限定
されるものでない。ここで、被エッチング材料が、１種
類の金属膜２でなく、積層する２種類の被エッチング材
料で構成され、レジストマスク３でもって上記の積層膜
のうち上層の被エッチング材料がエッチングされ、膨潤
したレジストマスク５でもって下層の被エッチング材料
がエッチングされてもよい。この場合には、１回のフォ
トリソグラフィ工程でもって、２種類のパターンが形成
されることになる。
２のエッチングで金属膜２がエッチングされる場合につ
いて説明されている。この場合はこのような方法に限定
されるものでない。ここで、被エッチング材料が、１種
類の金属膜２でなく、積層する２種類の被エッチング材
料で構成され、レジストマスク３でもって上記の積層膜
のうち上層の被エッチング材料がエッチングされ、膨潤
したレジストマスク５でもって下層の被エッチング材料
がエッチングされてもよい。この場合には、１回のフォ
トリソグラフィ工程でもって、２種類のパターンが形成
されることになる。
【００４０】また、上記の実施の形態では、レジストマ
スクの体積膨張のための膨潤化がレジストのシリル化で
行われているが、本発明はこの方法に限定されるもので
はない。その他、有機アミン系の溶剤でも行えることに
言及しておく。
スクの体積膨張のための膨潤化がレジストのシリル化で
行われているが、本発明はこの方法に限定されるもので
はない。その他、有機アミン系の溶剤でも行えることに
言及しておく。
【００４１】なお、実施の形態で説明したレジストマス
クは、ネガ型あるいはポジ型のいずれのレジストで形成
されていてもよい。
クは、ネガ型あるいはポジ型のいずれのレジストで形成
されていてもよい。
【００４２】
【発明の効果】以上に説明したように本発明のパターン
形成方法では、半導体装置の製造工程の中で一度エッチ
ングマスクに使用したレジストマスクを膨潤等により体
積膨張させて別のエッチングマスクに変える。このよう
にすることで、１回のフォトリソグラフィ工程を通し
て、被エッチング材料に２種類のパターンが形成できる
ようになる。
形成方法では、半導体装置の製造工程の中で一度エッチ
ングマスクに使用したレジストマスクを膨潤等により体
積膨張させて別のエッチングマスクに変える。このよう
にすることで、１回のフォトリソグラフィ工程を通し
て、被エッチング材料に２種類のパターンが形成できる
ようになる。
【００４３】このために、複雑な形状のパターンを簡便
な工程で形成できたり、あるいは、フォトリソグラフィ
工程を１／２に削減できるようになる。このようにし
て、半導体装置の製造工程が大幅に簡略化されその製造
コストが大幅に低減する。
な工程で形成できたり、あるいは、フォトリソグラフィ
工程を１／２に削減できるようになる。このようにし
て、半導体装置の製造工程が大幅に簡略化されその製造
コストが大幅に低減する。
【図１】本発明での参考例を説明するための配線パター
ンの製造工程順の断面図である。
ンの製造工程順の断面図である。
【図２】本発明の実施の形態を説明するためのＴＦＴの
製造工程順の断面図である。
製造工程順の断面図である。
【図３】本発明の実施の形態を説明するためのＴＦＴの
製造工程順の断面図である。
製造工程順の断面図である。
【図４】第１の従来例を説明するための配線パターンの
製造工程順の断面図である。
製造工程順の断面図である。
【図５】第２の従来例を説明するためのＴＦＴの製造工
程順の断面図である。
程順の断面図である。
【図６】第２の従来例を説明するためのＴＦＴの製造工
程順の断面図である。
程順の断面図である。
１，１０１ 絶縁基板 ２，１０２ 金属膜 ３，１０，１０ａ，１０３ レジストマスク ４ 第１の順テーパー層 ５，１３ 膨潤したレジストマスク ６ 第２の順テーパー層 ７，１０４ 配線 ８，１０５ アモルファスシリコン膜 ９，１０６ ｎ+ アモルファスシリコン膜 １１，１２，１０８，１０９ オーミックコンタクト
層 １４，１１１ アイランド層 １０７，１０７ａ 第１のレジストマスク １１０ 第２のレジストマスク
層 １４，１１１ アイランド層 １０７，１０７ａ 第１のレジストマスク １１０ 第２のレジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｃ 29/786 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 G03F 7/26 513 G03F 7/38 512 H01L 21/027 H01L 21/3205 H01L 21/336
Claims (4)
- 【請求項１】 半導体装置の製造工程において、第２の
被エッチング材料上に積層した第１の被エッチング材料
上に複数パターンのレジストマスクをエッチングマスク
として形成し前記第１の被エッチング材料に第１のエッ
チングを施して前記第１の被エッチング材料をパターニ
ングする工程と、前記第１のエッチング工程後に前記レ
ジストマスクを体積膨張させ前記複数パターンのレジス
トマスクを合体させて１つのパターンのレジストマスク
にする工程と、前記合体した１つのパターンのレジスト
マスクをエッチングマスクにして前記第２の被エッチン
グ材料に第２のエッチングを施し前記第２の被エッチン
グ材料をパターニングする工程と、を含むことを特徴と
するパターン形成方法。 - 【請求項２】 前記レジストマスクの体積膨張をレジス
トマスクの有機シラン溶液中への浸漬あるいは有機シラ
ン蒸気中への曝露によるレジストマスクのシリル化で行
うことを特徴とする請求項１記載のパターン形成方法。 - 【請求項３】 前記シリル化を行う前工程で前記レジス
トマスクを有機溶剤中に浸漬しシリル化を促進するよう
にすることを特徴とする請求項２記載のパターン形成方
法。 - 【請求項４】 前記第１のエッチングを前記レジストマ
スクが低温になるように冷却したドライエッチングで行
うことを特徴とする請求項２または請求項３記載のパタ
ーン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30572698A JP3236266B2 (ja) | 1998-10-27 | 1998-10-27 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30572698A JP3236266B2 (ja) | 1998-10-27 | 1998-10-27 | パターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133636A JP2000133636A (ja) | 2000-05-12 |
| JP3236266B2 true JP3236266B2 (ja) | 2001-12-10 |
Family
ID=17948615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30572698A Expired - Fee Related JP3236266B2 (ja) | 1998-10-27 | 1998-10-27 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236266B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972949B2 (en) | 2007-08-31 | 2011-07-05 | Nec Corporation | Electronic component and display device and a method of manufacturing the same |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3616584B2 (ja) * | 2000-06-12 | 2005-02-02 | 鹿児島日本電気株式会社 | パターン形成方法及びそれを用いた表示装置の製造方法 |
| TW511147B (en) * | 2000-06-12 | 2002-11-21 | Nec Corp | Pattern formation method and method of manufacturing display using it |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6270929B1 (en) * | 2000-07-20 | 2001-08-07 | Advanced Micro Devices, Inc. | Damascene T-gate using a relacs flow |
| US6605519B2 (en) * | 2001-05-02 | 2003-08-12 | Unaxis Usa, Inc. | Method for thin film lift-off processes using lateral extended etching masks and device |
| JP4718725B2 (ja) * | 2001-07-03 | 2011-07-06 | Ｎｅｃ液晶テクノロジー株式会社 | 液晶表示装置の製造方法 |
| US8048473B2 (en) | 2006-07-04 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| TWI427682B (zh) | 2006-07-04 | 2014-02-21 | Semiconductor Energy Lab | 顯示裝置的製造方法 |
| US7943287B2 (en) | 2006-07-28 | 2011-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US7994021B2 (en) | 2006-07-28 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| TWI427702B (zh) | 2006-07-28 | 2014-02-21 | Semiconductor Energy Lab | 顯示裝置的製造方法 |
| TWI412079B (zh) | 2006-07-28 | 2013-10-11 | Semiconductor Energy Lab | 製造顯示裝置的方法 |
| KR101346246B1 (ko) | 2006-08-24 | 2013-12-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 제작방법 |
| US8563431B2 (en) | 2006-08-25 | 2013-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7795154B2 (en) | 2006-08-25 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device that uses laser ablation, to selectively remove one or more material layers |
| US7736936B2 (en) | 2006-08-29 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming display device that includes removing mask to form opening in insulating film |
| US8148259B2 (en) | 2006-08-30 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7651896B2 (en) | 2006-08-30 | 2010-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP5110830B2 (ja) | 2006-08-31 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4919738B2 (ja) | 2006-08-31 | 2012-04-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7968453B2 (en) | 2006-10-12 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device, and etching apparatus |
| US7646015B2 (en) | 2006-10-31 | 2010-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| JP5205042B2 (ja) | 2006-12-20 | 2013-06-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7960261B2 (en) | 2007-03-23 | 2011-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor |
-
1998
- 1998-10-27 JP JP30572698A patent/JP3236266B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972949B2 (en) | 2007-08-31 | 2011-07-05 | Nec Corporation | Electronic component and display device and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000133636A (ja) | 2000-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3236266B2 (ja) | パターン形成方法 | |
| JP3406302B2 (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| KR100376628B1 (ko) | 집적회로내의전도성상호접속구조및전도성상호접속형성방법 | |
| US6514672B2 (en) | Dry development process for a bi-layer resist system | |
| JP2004080033A (ja) | シリコン酸化膜を利用した微細パターン形成方法 | |
| JP3660258B2 (ja) | 微細レジストパターンおよび微細パターンの形成方法並びに半導体装置の製造方法 | |
| US5922516A (en) | Bi-layer silylation process | |
| JP3462485B2 (ja) | 微細レジストパターンの形成方法 | |
| JP2932462B1 (ja) | 半導体製造の表面パターニング方法 | |
| JP3441439B2 (ja) | 微細レジストパターン形成方法および半導体装置の製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR0155787B1 (ko) | 반도체 메모리장치의 매몰접촉창 형성방법 | |
| KR950000090B1 (ko) | 반도체장치의 제조방법 | |
| JP2004228258A (ja) | 半導体装置の製造方法 | |
| JP2913987B2 (ja) | 半導体装置の製造方法 | |
| JP3453369B2 (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| KR950009923A (ko) | 반도체 장치의 저장전극 제조방법 | |
| JPH05326503A (ja) | 線パターンの形成方法 | |
| JP2000315646A (ja) | 半導体装置の製造方法 | |
| KR970054008A (ko) | 반도체 장치의 커패시터 제조방법 | |
| JPS5861671A (ja) | 半導体装置の製造方法 | |
| JPH10221851A (ja) | パターン形成方法 | |
| JPS62202523A (ja) | 半導体装置の製造方法 | |
| KR20000018720A (ko) | 반도체소자 제조용 패턴 형성방법 | |
| JP2003100754A (ja) | 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010904 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |