JP2003100754A - 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス - Google Patents
配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイスInfo
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Abstract
(57)【要約】
【課題】 露光装置の解像度を超える微細パターンを、
露光装置の露光限界を上げることなくプロセス技術を組
み合わせて実現する超解像技術を用いて、略同一の配線
幅を有する配線パターンを提供する。 【解決手段】 略同一の幅の配線層を略等間隔で並置し
た配線パターンの製造方法において、配線材料層上に化
学増幅系レジスト層を形成する工程と、化学増幅系レジ
スト層をパターニングして、略等間隔に並置され略同一
の幅を有する複数のレジストマスクを形成するマスク形
成工程とを含み、更に、マスク形成工程が、複数のレジ
ストマスクの外方に、レジストマスクの間隔と略同一の
間隔を隔ててレジストマスクに並置される犠牲レジスト
マスクを形成する工程を含む。
露光装置の露光限界を上げることなくプロセス技術を組
み合わせて実現する超解像技術を用いて、略同一の配線
幅を有する配線パターンを提供する。 【解決手段】 略同一の幅の配線層を略等間隔で並置し
た配線パターンの製造方法において、配線材料層上に化
学増幅系レジスト層を形成する工程と、化学増幅系レジ
スト層をパターニングして、略等間隔に並置され略同一
の幅を有する複数のレジストマスクを形成するマスク形
成工程とを含み、更に、マスク形成工程が、複数のレジ
ストマスクの外方に、レジストマスクの間隔と略同一の
間隔を隔ててレジストマスクに並置される犠牲レジスト
マスクを形成する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、配線パターンの製
造方法に関し、特に、半導体メモリデバイスの配線パタ
ーンの製造方法に関する。
造方法に関し、特に、半導体メモリデバイスの配線パタ
ーンの製造方法に関する。
【０００２】
【従来の技術】近年、露光装置の解像度を超える微細パ
ターンを、露光装置の露光限界を上げることなくプロセ
ス技術を組み合わせて実現する超解像技術が開発されて
いる。図７は、超解像技術の一つである、ＲＥＬＡＣＳ
（Resolution Enhancement Lithography Assisted by C
hemical Shrink）法を用いた配線パターンの製造工程で
ある（Toyoshima et al., IEDM Tech. Dig, p.333 (199
8)）。かかる製造工程では、まず、図７（ａ）に示すよ
うに、シリコン基板１上に、絶縁膜２、導電性薄膜３を
形成する。続いて、その上に化学増幅系レジスト層４を
形成する。次に、図７（ｂ）に示すように、通常の露光
装置を用いたパターニング工程で、線状に延びたレジス
トパターン１４を形成する。図中、符号Ｋで表される位
置が、配線ブロック（配線層が形成された領域）の端部
である。次に、図７（ｃ）に示すように、酸架橋性樹脂
を塗布して熱処理を行う。これにより、化学増幅系レジ
スト中の酸が酸架橋性樹脂中に拡散して反応することに
よりレジストパターン１４の周囲に架橋層（不溶解層）
５が形成される。続いて、現像工程で非架橋部分を除去
する。図８は、図７（ａ）のシリコン基板１を上から見
た図である。但し、レジストパターン１４上の架橋層５
は表示していない。図８に示すように、幅ａのレジスト
パターン１４の両側に、幅ｂの架橋層５が形成されるた
め、マスクパターン６の幅ｃは（ａ＋２ｂ）となる。一
方、マスクパターン６の間の幅ｅは、当初の幅ｄより狭
くなり、（ｄ−２ｂ）となる。次に、図７（ｄ）に示す
ように、マスクパターン６を用いて導電性薄膜３をエッ
チングし、線状に延びた配線層１３を形成する。図９
は、図７（ｄ）のシリコン基板１の上面図であり、露光
装置の解像度であるｄより狭い間隔ｅを有する線状の配
線層１３が形成できる。
ターンを、露光装置の露光限界を上げることなくプロセ
ス技術を組み合わせて実現する超解像技術が開発されて
いる。図７は、超解像技術の一つである、ＲＥＬＡＣＳ
（Resolution Enhancement Lithography Assisted by C
hemical Shrink）法を用いた配線パターンの製造工程で
ある（Toyoshima et al., IEDM Tech. Dig, p.333 (199
8)）。かかる製造工程では、まず、図７（ａ）に示すよ
うに、シリコン基板１上に、絶縁膜２、導電性薄膜３を
形成する。続いて、その上に化学増幅系レジスト層４を
形成する。次に、図７（ｂ）に示すように、通常の露光
装置を用いたパターニング工程で、線状に延びたレジス
トパターン１４を形成する。図中、符号Ｋで表される位
置が、配線ブロック（配線層が形成された領域）の端部
である。次に、図７（ｃ）に示すように、酸架橋性樹脂
を塗布して熱処理を行う。これにより、化学増幅系レジ
スト中の酸が酸架橋性樹脂中に拡散して反応することに
よりレジストパターン１４の周囲に架橋層（不溶解層）
５が形成される。続いて、現像工程で非架橋部分を除去
する。図８は、図７（ａ）のシリコン基板１を上から見
た図である。但し、レジストパターン１４上の架橋層５
は表示していない。図８に示すように、幅ａのレジスト
パターン１４の両側に、幅ｂの架橋層５が形成されるた
め、マスクパターン６の幅ｃは（ａ＋２ｂ）となる。一
方、マスクパターン６の間の幅ｅは、当初の幅ｄより狭
くなり、（ｄ−２ｂ）となる。次に、図７（ｄ）に示す
ように、マスクパターン６を用いて導電性薄膜３をエッ
チングし、線状に延びた配線層１３を形成する。図９
は、図７（ｄ）のシリコン基板１の上面図であり、露光
装置の解像度であるｄより狭い間隔ｅを有する線状の配
線層１３が形成できる。
【０００３】
【発明が解決しようとする課題】しかし、図９に示すよ
うに、かかる製造工程で作製した配線パターンでは、配
線ブロックの端部Ｋに近い配線１３ａの幅ｈが、他の配
線１３の幅ｇより大きくなるため、配線１３ａの抵抗が
他の配線１３と異なるという問題があった。
うに、かかる製造工程で作製した配線パターンでは、配
線ブロックの端部Ｋに近い配線１３ａの幅ｈが、他の配
線１３の幅ｇより大きくなるため、配線１３ａの抵抗が
他の配線１３と異なるという問題があった。
【０００４】そこで、本発明は、露光装置の解像度を超
える微細パターンを、露光装置の露光限界を上げること
なくプロセス技術を組み合わせて実現する超解像技術を
用いて、略同一の配線幅を有する配線パターンを提供す
ることを目的とする。
える微細パターンを、露光装置の露光限界を上げること
なくプロセス技術を組み合わせて実現する超解像技術を
用いて、略同一の配線幅を有する配線パターンを提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】そこで、発明者は鋭意研
究の結果、略等間隔で並置された配線層を形成した場
合、特に端部の配線層の幅が他の配線層の幅と異なるこ
とを見出し、本発明を完成した。
究の結果、略等間隔で並置された配線層を形成した場
合、特に端部の配線層の幅が他の配線層の幅と異なるこ
とを見出し、本発明を完成した。
【０００６】即ち、本発明は、略同一の幅の配線層を略
等間隔で並置した配線パターンの製造方法であって、基
板を準備する工程と、該基板上に配線材料層を形成する
工程と、該配線材料層上に化学増幅系レジスト層を形成
する工程と、該化学増幅系レジスト層をパターニングし
て、略等間隔に並置され略同一の幅を有する複数のレジ
ストマスクを形成するマスク形成工程と、該レジストマ
スク上に樹脂層を塗布する工程と、該レジストマスクと
該樹脂層とを反応させて、該レジストマスクの表面に不
溶層を形成した後に、該樹脂層を除去する工程と、該不
溶層をエッチングマスクに用いて該配線材料層をエッチ
ングし、配線層を形成する工程と、該不溶層と該レジス
トマスクとを除去する工程とを含み、更に、該マスク形
成工程が、該複数のレジストマスクの外方に、該レジス
トマスクの間隔と略同一の間隔を隔てて該レジストマス
クに並置される犠牲レジストマスクを形成する工程を含
むことを特徴とする配線パターンの製造方法である。か
かる配線パターンの製造方法では、ＲＥＬＡＣＳ法を用
いて、略同一の幅の配線層を、露光装置の解像限界以下
の間隔を隔てて形成することができる。このため、既存
の露光装置を用いて、配線パターンの微細化、集積化が
可能となる。
等間隔で並置した配線パターンの製造方法であって、基
板を準備する工程と、該基板上に配線材料層を形成する
工程と、該配線材料層上に化学増幅系レジスト層を形成
する工程と、該化学増幅系レジスト層をパターニングし
て、略等間隔に並置され略同一の幅を有する複数のレジ
ストマスクを形成するマスク形成工程と、該レジストマ
スク上に樹脂層を塗布する工程と、該レジストマスクと
該樹脂層とを反応させて、該レジストマスクの表面に不
溶層を形成した後に、該樹脂層を除去する工程と、該不
溶層をエッチングマスクに用いて該配線材料層をエッチ
ングし、配線層を形成する工程と、該不溶層と該レジス
トマスクとを除去する工程とを含み、更に、該マスク形
成工程が、該複数のレジストマスクの外方に、該レジス
トマスクの間隔と略同一の間隔を隔てて該レジストマス
クに並置される犠牲レジストマスクを形成する工程を含
むことを特徴とする配線パターンの製造方法である。か
かる配線パターンの製造方法では、ＲＥＬＡＣＳ法を用
いて、略同一の幅の配線層を、露光装置の解像限界以下
の間隔を隔てて形成することができる。このため、既存
の露光装置を用いて、配線パターンの微細化、集積化が
可能となる。
【０００７】また、本発明は、略同一の幅の配線層を略
等間隔で並置した配線パターンの製造方法であって、基
板を準備する工程と、該基板上に配線材料層を形成する
工程と、該配線材料層上に化学増幅系レジスト層を形成
する工程と、該化学増幅系レジスト層をパターニングし
て、略等間隔に並置された複数のレジストマスクを形成
するマスク形成工程と、該レジストマスク上に樹脂層を
塗布する工程と、該レジストマスクと該樹脂層とを反応
させて、該レジストマスクの表面に不溶層を形成した後
に、該樹脂層を除去する不溶層形成工程と、該不溶層を
エッチングマスクに用いて該配線材料層をエッチング
し、配線層を形成する工程と、該不溶層と該レジストマ
スクとを除去する工程とを含み、更に、該マスク形成工
程が、複数の該レジストマスクのうち、端部にある該レ
ジストマスクの幅を他のレジストマスクの幅より狭く形
成し、該不溶層形成工程後に、全ての該エッチングマス
クの幅が、略同一になるようにしたことを特徴とする配
線パターンの製造方法である。かかる配線パターンの製
造方法でも、ＲＥＬＡＣＳ法を用いて、略同一の幅の配
線層を、露光装置の解像限界以下の間隔を隔てて形成す
ることができる。このため、既存の露光装置を用いて、
配線パターンの微細化、集積化が可能となる。
等間隔で並置した配線パターンの製造方法であって、基
板を準備する工程と、該基板上に配線材料層を形成する
工程と、該配線材料層上に化学増幅系レジスト層を形成
する工程と、該化学増幅系レジスト層をパターニングし
て、略等間隔に並置された複数のレジストマスクを形成
するマスク形成工程と、該レジストマスク上に樹脂層を
塗布する工程と、該レジストマスクと該樹脂層とを反応
させて、該レジストマスクの表面に不溶層を形成した後
に、該樹脂層を除去する不溶層形成工程と、該不溶層を
エッチングマスクに用いて該配線材料層をエッチング
し、配線層を形成する工程と、該不溶層と該レジストマ
スクとを除去する工程とを含み、更に、該マスク形成工
程が、複数の該レジストマスクのうち、端部にある該レ
ジストマスクの幅を他のレジストマスクの幅より狭く形
成し、該不溶層形成工程後に、全ての該エッチングマス
クの幅が、略同一になるようにしたことを特徴とする配
線パターンの製造方法である。かかる配線パターンの製
造方法でも、ＲＥＬＡＣＳ法を用いて、略同一の幅の配
線層を、露光装置の解像限界以下の間隔を隔てて形成す
ることができる。このため、既存の露光装置を用いて、
配線パターンの微細化、集積化が可能となる。
【０００８】上記不溶層形成工程は、上記レジストマス
クと上記樹脂層とを加熱、反応させて、該レジストマス
クの周囲に上記不溶層を形成する工程を含むものであっ
ても良い。
クと上記樹脂層とを加熱、反応させて、該レジストマス
クの周囲に上記不溶層を形成する工程を含むものであっ
ても良い。
【０００９】上記不溶層形成工程は、上記レジストマス
クと、酸架橋性樹脂からなる上記樹脂層とを加熱し、該
レジストマスク中の酸と該樹脂層とを反応させて該レジ
ストマスクの周囲に架橋材からなる上記不溶層を形成す
る工程であっても良い。
クと、酸架橋性樹脂からなる上記樹脂層とを加熱し、該
レジストマスク中の酸と該樹脂層とを反応させて該レジ
ストマスクの周囲に架橋材からなる上記不溶層を形成す
る工程であっても良い。
【００１０】上記配線パターンは、半導体メモリのメモ
リセルブロックに含まれる配線パターンであることが好
ましい。
リセルブロックに含まれる配線パターンであることが好
ましい。
【００１１】また、本発明は、上述の工程を含むことを
特徴とする半導体メモリデバイスの製造方法でもある。
半導体メモリの配線パターンをかかる方法で作製するこ
とにより、既存の露光装置を用いて半導体メモリデバイ
スの高集積化が可能となる。
特徴とする半導体メモリデバイスの製造方法でもある。
半導体メモリの配線パターンをかかる方法で作製するこ
とにより、既存の露光装置を用いて半導体メモリデバイ
スの高集積化が可能となる。
【００１２】また、本発明は、半導体基板上にメモリセ
ルブロックが規定された半導体メモリデバイスであっ
て、該メモリセルブロックが、略同一の幅を有し等間隔
に並置された複数の配線層を含み、該複数の配線層の外
方に、該配線層間の間隔と略同一の間隔を隔ててダミー
配線層が並置されたことを特徴とする半導体メモリデバ
イスでもある。
ルブロックが規定された半導体メモリデバイスであっ
て、該メモリセルブロックが、略同一の幅を有し等間隔
に並置された複数の配線層を含み、該複数の配線層の外
方に、該配線層間の間隔と略同一の間隔を隔ててダミー
配線層が並置されたことを特徴とする半導体メモリデバ
イスでもある。
【００１３】上記配線層は、メモリデバイスのビット線
及び／又はワード線であっても良い。
及び／又はワード線であっても良い。
【００１４】上記ダミー配線層は、メモリデバイスのコ
ントロールゲートであっても良い。
ントロールゲートであっても良い。
【００１５】
【発明の実施の形態】実施の形態１．図１に、本実施の
形態にかかる配線パターンの製造工程を示す。図中、図
７と同一符号は、同一又は相当箇所を示す。配線パター
ンの製造工程は、以下に示す工程１〜４を含む。
形態にかかる配線パターンの製造工程を示す。図中、図
７と同一符号は、同一又は相当箇所を示す。配線パター
ンの製造工程は、以下に示す工程１〜４を含む。
【００１６】工程１：図１（ａ）に示すように、従来と
同様の工程で、シリコン基板１上に、例えばＳｉＯ２や
ＳｉＮからなる絶縁膜２を形成する。続いて、例えばア
ルミニウム、多結晶シリコン、又はシリコンとその他の
金属との積層膜からなる導電性薄膜３を蒸着する。更
に、化学増幅系レジストを塗布して化学増幅系レジスト
層４を形成する。化学増幅系レジスト層４には、例え
ば、シュプレー社製のレジストＳＡＬ−６０１が用いら
れる。また、符号Ｋは、配線ブロックの端部を示す。
同様の工程で、シリコン基板１上に、例えばＳｉＯ２や
ＳｉＮからなる絶縁膜２を形成する。続いて、例えばア
ルミニウム、多結晶シリコン、又はシリコンとその他の
金属との積層膜からなる導電性薄膜３を蒸着する。更
に、化学増幅系レジストを塗布して化学増幅系レジスト
層４を形成する。化学増幅系レジスト層４には、例え
ば、シュプレー社製のレジストＳＡＬ−６０１が用いら
れる。また、符号Ｋは、配線ブロックの端部を示す。
【００１７】工程２：図１（ｂ）に示すように、一般的
なパターニング工程を用いて、化学増幅系レジスト層４
をパターニングし、レジストパターン１４、ダミーパタ
ーン２４を形成する。化学増幅系レジスト層４の露光に
は、ｇ線、ｉ線、ＫｒＦ等の光が用いられる。レジスト
パターン１４とダミーパターン２４とは、略同一形状
で、略等間隔に並置されている。但し、ダミーパターン
２４は、配線ブロックの端部Ｋの外方に形成される。
なパターニング工程を用いて、化学増幅系レジスト層４
をパターニングし、レジストパターン１４、ダミーパタ
ーン２４を形成する。化学増幅系レジスト層４の露光に
は、ｇ線、ｉ線、ＫｒＦ等の光が用いられる。レジスト
パターン１４とダミーパターン２４とは、略同一形状
で、略等間隔に並置されている。但し、ダミーパターン
２４は、配線ブロックの端部Ｋの外方に形成される。
【００１８】工程３：図１（ｃ）に示すように、酸架橋
性樹脂を塗布して熱処理を行う。これにより、化学増幅
系レジスト中の酸が酸架橋性樹脂中に拡散して反応する
ことによりレジストパターン１４の周囲に架橋層（不溶
層）５が形成される。続いて、現像工程を用いて、酸架
橋性樹脂の非架橋部分を除去する。酸架橋性樹脂には、
例えば、富士ハント社製のノボラック−キノンジアジド
系レジストが用いられる。
性樹脂を塗布して熱処理を行う。これにより、化学増幅
系レジスト中の酸が酸架橋性樹脂中に拡散して反応する
ことによりレジストパターン１４の周囲に架橋層（不溶
層）５が形成される。続いて、現像工程を用いて、酸架
橋性樹脂の非架橋部分を除去する。酸架橋性樹脂には、
例えば、富士ハント社製のノボラック−キノンジアジド
系レジストが用いられる。
【００１９】図２は、図１（ｃ）のシリコン基板１を上
から見た図である。但し、レジストパターン１４、ダミ
ーパターン２４上の架橋層５、１５は表示していない。
従来の工程と同様に、幅ａのレジストパターン１４の両
側に、幅ｂの架橋層５が形成されるため、マスクパター
ン６の幅ｃは（ａ＋２ｂ）となる。一方、マスクパター
ン６の間隔ｅは、当初の間隔ｄより狭くなり、（ｄ−２
ｂ）となる。ここで、レジストパターン１４の間隔ｄの
最小値（解像限界）は、光源の波長に略等しくなる。従
って、光源にｇ線、ｉ線、ＫｒＦを用いた場合の間隔ｄ
の最初値は、それぞれ４３６ｎｍ、３６５ｎｍ、２４８
ｎｍとなる。これに対して、架橋層５を形成することに
より、マスクパターンの間隔ｅは、これらの解像限界の
約６０〜７０％とすることができる。一方、ダミーパタ
ーン１４の外方の架橋層１５の幅ｆは、レジストパター
ン１４の表面の架橋層５の幅ｂより大きくなる。このよ
うに、最外部の架橋部１５の幅ｆが大きくなるのは、ダ
ミーパターン２４の最外部には、他のレジストパターン
１４よりも多くの酸が、レジストパターン１４（化学増
幅系レジスト）から酸架橋性樹脂中に供給される等の理
由によるためと考えられる。
から見た図である。但し、レジストパターン１４、ダミ
ーパターン２４上の架橋層５、１５は表示していない。
従来の工程と同様に、幅ａのレジストパターン１４の両
側に、幅ｂの架橋層５が形成されるため、マスクパター
ン６の幅ｃは（ａ＋２ｂ）となる。一方、マスクパター
ン６の間隔ｅは、当初の間隔ｄより狭くなり、（ｄ−２
ｂ）となる。ここで、レジストパターン１４の間隔ｄの
最小値（解像限界）は、光源の波長に略等しくなる。従
って、光源にｇ線、ｉ線、ＫｒＦを用いた場合の間隔ｄ
の最初値は、それぞれ４３６ｎｍ、３６５ｎｍ、２４８
ｎｍとなる。これに対して、架橋層５を形成することに
より、マスクパターンの間隔ｅは、これらの解像限界の
約６０〜７０％とすることができる。一方、ダミーパタ
ーン１４の外方の架橋層１５の幅ｆは、レジストパター
ン１４の表面の架橋層５の幅ｂより大きくなる。このよ
うに、最外部の架橋部１５の幅ｆが大きくなるのは、ダ
ミーパターン２４の最外部には、他のレジストパターン
１４よりも多くの酸が、レジストパターン１４（化学増
幅系レジスト）から酸架橋性樹脂中に供給される等の理
由によるためと考えられる。
【００２０】工程４：図１（ｄ）に示すように、レジス
トパターン１４と架橋層２からなるマスクパターン６、
ダミーパターン２４と架橋層１５からなるマスクパター
ン１６を用いて、導電体薄膜３をパターニングする。続
いて、マスクパターン６、１６を除去することにより、
配線層１３、ダミー配線層２３が形成される。
トパターン１４と架橋層２からなるマスクパターン６、
ダミーパターン２４と架橋層１５からなるマスクパター
ン１６を用いて、導電体薄膜３をパターニングする。続
いて、マスクパターン６、１６を除去することにより、
配線層１３、ダミー配線層２３が形成される。
【００２１】図３は、図１（ｄ）のシリコン基板１を上
から見た図である。配線ブロック（Ｋより左側）には、
略同一の幅ｇの配線層１３が、略等間隔ｅで並列に形成
される。また、配線層１３の間隔ｅは、化学増幅系レジ
スト層４の露光に用いる露光装置の解像限界より狭くす
ることができる。かかる配線層１３は、例えば、半導体
メモリデバイスのワード線やビット線となる。一方、配
線ブロックの端部より外方には、ダミー配線層２３が形
成される。ダミー配線層２３の幅ｈは、配線層１３の幅
ｇより大きくなる。かかるダミー配線層２３は、実際の
配線層１３としては使用しないが、評価用の配線等とし
て使用することができる。
から見た図である。配線ブロック（Ｋより左側）には、
略同一の幅ｇの配線層１３が、略等間隔ｅで並列に形成
される。また、配線層１３の間隔ｅは、化学増幅系レジ
スト層４の露光に用いる露光装置の解像限界より狭くす
ることができる。かかる配線層１３は、例えば、半導体
メモリデバイスのワード線やビット線となる。一方、配
線ブロックの端部より外方には、ダミー配線層２３が形
成される。ダミー配線層２３の幅ｈは、配線層１３の幅
ｇより大きくなる。かかるダミー配線層２３は、実際の
配線層１３としては使用しないが、評価用の配線等とし
て使用することができる。
【００２２】以上のように、本実施の形態にかかる配線
パターンの製造工程では、ＲＥＬＡＣＳ法を用いて、略
同一の幅の配線層を、露光装置の解像限界以下の間隔を
隔てて形成することができ、配線パターンの微細化、集
積化が可能となる。
パターンの製造工程では、ＲＥＬＡＣＳ法を用いて、略
同一の幅の配線層を、露光装置の解像限界以下の間隔を
隔てて形成することができ、配線パターンの微細化、集
積化が可能となる。
【００２３】実施の形態２．図４に、本実施の形態にか
かる配線パターンの製造工程を示す。図中、図７と同一
符号は、同一又は相当箇所を示す。配線パターンの製造
工程は、上記実施の形態と類似し、以下の工程１〜４を
含む。
かる配線パターンの製造工程を示す。図中、図７と同一
符号は、同一又は相当箇所を示す。配線パターンの製造
工程は、上記実施の形態と類似し、以下の工程１〜４を
含む。
【００２４】工程１：図４（ａ）に示すように、従来と
同様の工程で、シリコン基板１上に、絶縁膜２、導電性
薄膜３及び化学増幅系レジスト層４を形成する。
同様の工程で、シリコン基板１上に、絶縁膜２、導電性
薄膜３及び化学増幅系レジスト層４を形成する。
【００２５】工程２：図４（ｂ）に示すように、一般的
なパターニング工程を用いて、化学増幅系レジスト層４
をパターニングし、レジストパターン１４、３４を形成
する。レジストパターン１４、３４は、略等間隔に並置
されている。また、最外部のレジストパターン３４の幅
は、他のレジストパターン１４の幅より狭くなってい
る。但し、全てのレジストパターン１４、３４は、配線
ブロック（端部Ｋの左側）に形成される。
なパターニング工程を用いて、化学増幅系レジスト層４
をパターニングし、レジストパターン１４、３４を形成
する。レジストパターン１４、３４は、略等間隔に並置
されている。また、最外部のレジストパターン３４の幅
は、他のレジストパターン１４の幅より狭くなってい
る。但し、全てのレジストパターン１４、３４は、配線
ブロック（端部Ｋの左側）に形成される。
【００２６】工程３：図４（ｃ）に示すように、酸架橋
性樹脂を塗布して熱処理を行う。これにより、化学増幅
系レジスト中の酸が酸架橋性樹脂中に拡散して反応する
ことによりレジストパターン１４、３４の周囲に架橋層
（不溶層）５、２５が形成される。続いて、現像工程を
用いて、酸架橋性樹脂の非架橋部分を除去する。
性樹脂を塗布して熱処理を行う。これにより、化学増幅
系レジスト中の酸が酸架橋性樹脂中に拡散して反応する
ことによりレジストパターン１４、３４の周囲に架橋層
（不溶層）５、２５が形成される。続いて、現像工程を
用いて、酸架橋性樹脂の非架橋部分を除去する。
【００２７】図５は、図４（ｃ）のシリコン基板１を上
から見た図である。但し、レジストパターン１４、３４
上の架橋層５、２５は表示していない。図５に示すよう
に、最外部のレジストパターン３４の表面に形成される
架橋層２５の幅ｆは、他のレジストパターン１４の表面
に形成される架橋層ｂより大きくなる。本実施の形態で
は、レジストパターン３４と架橋層２５からなるマスク
パターン３６の幅が、レジストパターン１４と架橋層５
からなるマスクパターン６の幅ｃと略同一になるように
レジストパターン３４の幅ｉが選択される。但し、幅ｉ
は露光装置の解像限界より大きな値である。
から見た図である。但し、レジストパターン１４、３４
上の架橋層５、２５は表示していない。図５に示すよう
に、最外部のレジストパターン３４の表面に形成される
架橋層２５の幅ｆは、他のレジストパターン１４の表面
に形成される架橋層ｂより大きくなる。本実施の形態で
は、レジストパターン３４と架橋層２５からなるマスク
パターン３６の幅が、レジストパターン１４と架橋層５
からなるマスクパターン６の幅ｃと略同一になるように
レジストパターン３４の幅ｉが選択される。但し、幅ｉ
は露光装置の解像限界より大きな値である。
【００２８】工程４：図４（ｄ）に示すように、マスク
パターン１６、３６を用いて、導電体薄膜３をパターニ
ングする。続いて、マスクパターン６、３６を除去する
ことにより、配線層１３、３３が、配線ブロック（端部
Ｋより左側）に形成される。
パターン１６、３６を用いて、導電体薄膜３をパターニ
ングする。続いて、マスクパターン６、３６を除去する
ことにより、配線層１３、３３が、配線ブロック（端部
Ｋより左側）に形成される。
【００２９】図６は、図４（ｄ）のシリコン基板１を上
から見た図である。配線ブロック（Ｋより左側）には、
略同一の幅ｇの配線層１３、３３が、略等間隔ｅで並列
に形成されている。また、配線層１３、３３の間隔ｅ
は、化学増幅系レジスト層４の露光に用いる露光装置の
解像限界より狭くすることができる。
から見た図である。配線ブロック（Ｋより左側）には、
略同一の幅ｇの配線層１３、３３が、略等間隔ｅで並列
に形成されている。また、配線層１３、３３の間隔ｅ
は、化学増幅系レジスト層４の露光に用いる露光装置の
解像限界より狭くすることができる。
【００３０】以上のように、本実施の形態にかかる配線
パターンの製造工程では、ＲＥＬＡＣＳ法を用いて、略
同一の幅の配線層を、露光装置の解像限界以下の間隔を
隔てて形成することができ、配線パターンの微細化、集
積化が可能となる。特に、かかる製造工程では、実施に
使用される配線層のみを形成することができる。
パターンの製造工程では、ＲＥＬＡＣＳ法を用いて、略
同一の幅の配線層を、露光装置の解像限界以下の間隔を
隔てて形成することができ、配線パターンの微細化、集
積化が可能となる。特に、かかる製造工程では、実施に
使用される配線層のみを形成することができる。
【００３１】なお、実施の形態１、２では、化学増幅系
レジスト中の酸が酸架橋性樹脂と反応して形成された架
橋層を不溶層として用いる場合について説明したが、ノ
ボラックレジストとアクリル系のレジスト（例えば、日
本ゼオン社製ＺＥＰ５２０）とが反応して形成された反
応層や、２種類のレジスト層の境界面に形成された混合
層等を不溶層として用いることもできる。
レジスト中の酸が酸架橋性樹脂と反応して形成された架
橋層を不溶層として用いる場合について説明したが、ノ
ボラックレジストとアクリル系のレジスト（例えば、日
本ゼオン社製ＺＥＰ５２０）とが反応して形成された反
応層や、２種類のレジスト層の境界面に形成された混合
層等を不溶層として用いることもできる。
【００３２】また、実施の形態１、２の配線パターンの
製造工程は、半導体メモリ装置の配線以外にも、不揮発
性メモリ装置の浮遊ゲートパターンの作製、ＤＲＡＭの
ストレージノード電極（電荷蓄積電極）の作製にも適用
することができる。
製造工程は、半導体メモリ装置の配線以外にも、不揮発
性メモリ装置の浮遊ゲートパターンの作製、ＤＲＡＭの
ストレージノード電極（電荷蓄積電極）の作製にも適用
することができる。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
にかかる配線パターンの製造方法では、ＲＥＬＡＣＳ法
を用いて、略同一の幅の配線層を、露光装置の解像限界
以下の間隔を隔てて形成することができる。
にかかる配線パターンの製造方法では、ＲＥＬＡＣＳ法
を用いて、略同一の幅の配線層を、露光装置の解像限界
以下の間隔を隔てて形成することができる。
【００３４】この結果、既存の露光装置を用いて、配線
パターンの微細化、集積化が可能となる。
パターンの微細化、集積化が可能となる。
【図１】 本発明の実施の形態１にかかる配線パターン
の製造工程である。
の製造工程である。
【図２】 本発明の実施の形態１にかかる配線パターン
の上面図である。
の上面図である。
【図３】 本発明の実施の形態１にかかる配線パターン
の上面図である。
の上面図である。
【図４】 本発明の実施の形態２にかかる配線パターン
の製造工程である。
の製造工程である。
【図５】 本発明の実施の形態２にかかる配線パターン
の上面図である。
の上面図である。
【図６】 本発明の実施の形態２にかかる配線パターン
の上面図である。
の上面図である。
【図７】 従来の配線パターンの製造工程である。
【図８】 従来の配線パターンの上面図である。
【図９】 従来の配線パターンの上面図である。
１ シリコン基板、２ 絶縁膜、３ 導電性薄膜、４
化学増幅系レジスト層、５ 架橋層、６ マスクパター
ン、１３ 配線層、１４ レジストパターン、１５ 架
橋層、１６ マスクパターン、２３ 配線層、２４ ダ
ミーパターン。
化学増幅系レジスト層、５ 架橋層、６ マスクパター
ン、１３ 配線層、１４ レジストパターン、１５ 架
橋層、１６ マスクパターン、２３ 配線層、２４ ダ
ミーパターン。
Claims (9)
- 【請求項１】 略同一の幅の配線層を略等間隔で並置し
た配線パターンの製造方法であって、 基板を準備する工程と、 該基板上に配線材料層を形成する工程と、 該配線材料層上に化学増幅系レジスト層を形成する工程
と、 該化学増幅系レジスト層をパターニングして、略等間隔
に並置され略同一の幅を有する複数のレジストマスクを
形成するマスク形成工程と、 該レジストマスク上に樹脂層を塗布する工程と、 該レジストマスクと該樹脂層とを反応させて、該レジス
トマスクの表面に不溶層を形成した後に、該樹脂層を除
去する工程と、 該不溶層をエッチングマスクに用いて該配線材料層をエ
ッチングし、配線層を形成する工程と、 該不溶層と該レジストマスクとを除去する工程とを含
み、 更に、該マスク形成工程が、該複数のレジストマスクの
外方に、該レジストマスクの間隔と略同一の間隔を隔て
て該レジストマスクに並置される犠牲レジストマスクを
形成する工程を含むことを特徴とする配線パターンの製
造方法。 - 【請求項２】 略同一の幅の配線層を略等間隔で並置し
た配線パターンの製造方法であって、 基板を準備する工程と、 該基板上に配線材料層を形成する工程と、 該配線材料層上に化学増幅系レジスト層を形成する工程
と、 該化学増幅系レジスト層をパターニングして、略等間隔
に並置された複数のレジストマスクを形成するマスク形
成工程と、 該レジストマスク上に樹脂層を塗布する工程と、 該レジストマスクと該樹脂層とを反応させて、該レジス
トマスクの表面に不溶層を形成した後に、該樹脂層を除
去する不溶層形成工程と、 該不溶層をエッチングマスクに用いて該配線材料層をエ
ッチングし、配線層を形成する工程と、 該不溶層と該レジストマスクとを除去する工程とを含
み、 更に、該マスク形成工程が、複数の該レジストマスクの
うち、端部にある該レジストマスクの幅を他のレジスト
マスクの幅より狭く形成し、該不溶層形成工程後に、全
ての該エッチングマスクの幅が、略同一になるようにし
たことを特徴とする配線パターンの製造方法。 - 【請求項３】 上記不溶層形成工程が、上記レジストマ
スクと上記樹脂層とを加熱、反応させて、該レジストマ
スクの周囲に上記不溶層を形成する工程を含むことを特
徴とする請求項１又は２に記載の配線パターンの製造方
法。 - 【請求項４】 上記不溶層形成工程が、上記レジストマ
スクと、酸架橋性樹脂からなる上記樹脂層とを加熱し、
該レジストマスク中の酸と該樹脂層とを反応させて該レ
ジストマスクの周囲に架橋材からなる上記不溶層を形成
する工程であることを特徴とする請求項１又は２に記載
の配線パターンの製造方法。 - 【請求項５】 上記配線パターンが、半導体メモリのメ
モリセルブロックに含まれる配線パターンであることを
特徴とする請求項１又は２に記載の配線パターンの製造
方法。 - 【請求項６】 請求項１又は２に記載の工程を含むこと
を特徴とする半導体メモリデバイスの製造方法。 - 【請求項７】 半導体基板上にメモリセルブロックが規
定された半導体メモリデバイスであって、 該メモリセルブロックが、略同一の幅を有し等間隔に並
置された複数の配線層を含み、 該複数の配線層の外方に、該配線層間の間隔と略同一の
間隔を隔ててダミー配線層が並置されたことを特徴とす
る半導体メモリデバイス。 - 【請求項８】 上記配線層が、メモリデバイスのビット
線及び／又はワード線であることを特徴とする請求項７
に記載の半導体メモリデバイス。 - 【請求項９】 上記ダミー配線層が、メモリデバイスの
コントロールゲートであることを特徴とする請求項７に
記載の半導体メモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296662A JP2003100754A (ja) | 2001-09-27 | 2001-09-27 | 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296662A JP2003100754A (ja) | 2001-09-27 | 2001-09-27 | 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100754A true JP2003100754A (ja) | 2003-04-04 |
Family
ID=19117857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296662A Pending JP2003100754A (ja) | 2001-09-27 | 2001-09-27 | 配線パターンの製造方法、半導体メモリデバイスの製造方法、及び半導体メモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071236A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置 |
-
2001
- 2001-09-27 JP JP2001296662A patent/JP2003100754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071236A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置 |
| US8508975B2 (en) | 2009-09-24 | 2013-08-13 | Kabushiki Kaisha Toshiba | Resistive storage-based semiconductor memory device |
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