KR970054008A - 반도체 장치의 커패시터 제조방법 - Google Patents
반도체 장치의 커패시터 제조방법 Download PDFInfo
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Abstract
셀 어드레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀 커패시턴스를 증대시킬 수 있는 원통형 구조의 하부전극을 가지는 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하고 상기 콘택홀의 상부에 형성된 도전막의 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계, 상기 제2 식각 저지층을 식각 마스크로하여 도전막 패턴을 형성하는 단계, 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 변형된 도전막 패텬을 형성하는 단계, 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계, 및 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성하므로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성을 좋게하는 동시에 셀 커패시턴스를 증대시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 내지 제11도는 본 발명의 실시예 1에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
Claims (14)
- 반도체 기판 상에 순차적으로 형성된 평탄화층 및 제1 식각 저지층을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴 및 제1 식각 저지층 패턴을 형성하는 단계; 상기 평탄화층 패턴 및 제1 식각 저지층 패턴이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계; 상기 제2 식각 저지층을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 상기 제2 식각 저지층 패턴을 순차적으로 식각하연 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계; 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 절연막 패턴을 식각 마스크로하여 상기 제1 식각 저지층 패턴을 노출시키지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 식각 저지층 패턴을 형성하는 단계는 상기 도전막이 형성된 기판 전면에 산화저지층을 형성하는 단계; 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴을 형성하는 단계; 상기 노출된 도전막 상에 제2 식각 저지층 패턴을 형성하는 단계; 및 상기 산화저지층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 절연막 패턴은 상기 도전막 패턴의 표면과 같은 높이를 갖거나 낮은 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각함으로써 상기 제1 식각 저지층 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각하되 상기 절연막 패턴의 일부를 남김으로써 상기 제1 식각 저지층 패턴을 노출시키지 않는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제2항에 있어서, 상기 산화저지층은 실리콘 질화물(Si3N4)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 반도체 기판 상에 순차적으로 형성된 평탄화층, 제1 식각 저지층 및 언더컷용 절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 가지는 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴을 형성하는 단계; 상기 평탄화층 패턴, 제1 식각 저지층 패턴 및 언더컷용 절연막 패턴이 형성된 기판 전면에 도전막을 형성하는 단계; 상기 콘택홀의 상부에 형성된 도전막 상의 소정 영역에 제2 식각 저지층 패턴을 형성하는 단계; 상기 제2 식각 저지층 패턴을 식각 마스크로하여 상기 도전막을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 도전막 패턴을 형성하는 단계; 상기 도전막 패턴이 형성된 기판 전면에 절연막을 형성하고 상기 절연막 및 제2 식각 저지층 패턴을 순차적으로 식각하여 상기 도전막 패턴을 노출시키는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 식각 마스크로하여 상기 절연막 패턴의 표면보다 낮은 높이를 갖도록 상기 도전막 패턴을 식각함으로써 변형된 도전막 패턴을 형성하는 단계; 상기 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서 및 상기 절연막 패턴을 식각 마스크로하여 상기 언더컷용 절연막 패턴이 노출되지 않도록 상기 변형된 도전막 패턴을 식각함으로써 원통형의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 제2 식각 저지층 패턴을 형성하는 단계는 상기 도전막이 형성된 기판 전면에 산화저지층을 형성하는 단계; 상기 산화저지층을 패터닝하여 상기 콘택홀의 상부에 형성된 도전막을 노출시키는 산화저지층 패턴을 형성하는 단계; 상기 노출된 도전막 상에 제2 식각 저지층 패턴을 형성하는 단계; 및 상기 산화저지층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 절연막 패턴은 상기 도전막 패턴의 표면과 같은 높이를 갖거나 낮은 높이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각함으로써 상기 언더컷용 절연막 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 스페이서 및 절연막 패턴을 식각하되 상기 절연막 패턴의 일부를 남김으로써 상기 언더컷용 절연막 패턴을 노출시키지 않는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제9항에 있어서, 상기 산화저지층은 실리콘 질화물(Si3N4)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
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|---|---|---|---|
| KR1019950050682A KR0168403B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 장치의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050682A KR0168403B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 장치의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054008A true KR970054008A (ko) | 1997-07-31 |
| KR0168403B1 KR0168403B1 (ko) | 1998-12-15 |
Family
ID=19440584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050682A KR0168403B1 (ko) | 1995-12-15 | 1995-12-15 | 반도체 장치의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168403B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100917057B1 (ko) * | 2002-12-26 | 2009-09-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 형성방법 |
-
1995
- 1995-12-15 KR KR1019950050682A patent/KR0168403B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328824B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 커패시터 제조방법 |
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| KR0168403B1 (ko) | 1998-12-15 |
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