KR950009923A - 반도체 장치의 저장전극 제조방법 - Google Patents

반도체 장치의 저장전극 제조방법 Download PDF

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KR950009923A KR1019930018501A KR930018501A KR950009923A KR 950009923 A KR950009923 A KR 950009923A KR 1019930018501 A KR1019930018501 A KR 1019930018501A KR 930018501 A KR930018501 A KR 930018501A KR 950009923 A KR950009923 A KR 950009923A
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Abstract

이 발명은 반도체 장치의 저장전극 제조방법에 관한 것으로서, 반도체 기판을 노출시키는 콘택홀을 형성한 후, 도전층과 절연막을 적층하고, 상기 도전층의 캐패시터를 한정하는 감광막 패턴을 마스크로하여 절연막과 도전층을 제거하며, 상기 감광막 패턴을 열처리하여 감광제와 수지로 재중합시킨 후, 소정 두께 실리레이션하고 산소 프라스마로 감광막 패턴을 과도 식각하여 감광막 잔류층을 형성하고, 상기 감광막 잔류층을 마스크로 하여 잔류층과 절연막 및 절연막과 도전층과의 식각비차를 이용하므로 제조 공정이 간단하며, 다수개의 홈을 구비하는 단층의 도전층을 형성하므로 단차가 감소되고, 홈들에 의해 표면적이 증가되므로 정전용량을 증가시킬 수 있다.

Description

반도체 장치의 저장전극 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (8)

  1. 반도체 기판상에 제1절연막을 형성하는 공정과, 상기 반도체 기판에서 저장전극과의 접촉이 예정된 영역이 노출되도록 제1절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택 홀을 메우도록 소정 두께의 도전층을 형성하는 공정과, 상기 도전층 상에 두께의 제2절연막을 형성하는 공정과, 상기 콘택홀 상의 제2절연막 표면에 저장전극을 한정하기 위한 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 노출되어 있는 제2절연막과 도전층을 순차적으로 제거하여 제2절연막 패턴과 도전층 패턴을 형성하는 공정과, 상기 감광막 패턴을 소정의 온도에서 열처리하여 감광제와 수지를 재차 중합시키는 공정과, 상기 감광막 패턴의 상부를 실리레이션하여 소정두께의 실리레이션막을 형성하는 공정과, 상기 감광막 패턴을 과도식각하여 상기 제22연막상에 불규칙한 분포의 서로 고립되어 있는 감광막 잔류층을 형성하는 공정과, 상기 감광막 잔류층을 마스크로 하여 노추되어 있는 제2절연막 패턴과 소정두께의 도전층을 순차적으로 제거하여 불규칙한 홈들을 갖는 저장전극을 형성하는 공정을 포함하는 반도체 장치의 저장전극 제조방법.
  2. 제1항에 있어서, 상기 제1절연막 상에 버퍼 절연막을 별도로 형성하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  3. 제1항에 있어서, 상기 도전층을 다결정 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  4. 제1항에 있어서, 상기 제1 및 제2절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  5. 제1항에 있어서, 상기 도전층 패턴을 형성하는 식각 공정시 상기 도전층을 소정 두께 남도록 하여 버펄 사용하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  6. 제1항에 있어서, 상기 열처리 공정은 120℃∼400℃ 이하의 온도에서 열처리하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  7. 제1항에 있어서, 상기 감광막 열처리 공정을 실시하지 않고 실리레이션 시키는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
  8. 제1항에 있어서, 상기 도전층에 홈을 형성하는 공정시 상기 도전층 패턴 하부의 제1절연막이 소정 두께 제거되도록 하는 것을 특징으로 하는 반도체 장치의 저장전극 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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