JPS5861671A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5861671A JPS5861671A JP16068881A JP16068881A JPS5861671A JP S5861671 A JPS5861671 A JP S5861671A JP 16068881 A JP16068881 A JP 16068881A JP 16068881 A JP16068881 A JP 16068881A JP S5861671 A JPS5861671 A JP S5861671A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンゲートトランジスターあるいは薄膜ト
ランジスター等の半導体装置における多結晶シリコン族
の蝕刻、ならびに表面処理方法に関する。
ランジスター等の半導体装置における多結晶シリコン族
の蝕刻、ならびに表面処理方法に関する。
周知の如く多結晶シリコン膜はシリコンゲートトランジ
スターはもとより、今や薄膜トランジスターへとその応
用範囲を拡げつつある。
スターはもとより、今や薄膜トランジスターへとその応
用範囲を拡げつつある。
特に最近ではガラスあるいは石英板上に多結晶シリコン
膜を形成しアクティブマトリクス回路を構成してなる平
板型液晶ディスプレーが報告されており低コストでしか
も大里パネル化が可能なディスプレーとして将来を有望
視されている。
膜を形成しアクティブマトリクス回路を構成してなる平
板型液晶ディスプレーが報告されており低コストでしか
も大里パネル化が可能なディスプレーとして将来を有望
視されている。
従来多結晶シリコン膜は基板上に形成された酸化膜等の
絶縁皮膜上に約６００℃前後の炉中にてＳｉＨ４（モノ
シランガス）を分解させて形成される。この多結晶シリ
コン膜の形成の目的は一般的にはゲート電極としである
いは配線用としてさらにはＮ膜トランジスター用である
。
絶縁皮膜上に約６００℃前後の炉中にてＳｉＨ４（モノ
シランガス）を分解させて形成される。この多結晶シリ
コン膜の形成の目的は一般的にはゲート電極としである
いは配線用としてさらにはＮ膜トランジスター用である
。
本発明はこれら多結晶シリコン膜のパターン形成時及び
その後の表面処理等において従来発生している前記多結
晶シリコン膜と下層の絶縁膜界面周辺部のいわゆるえぐ
れ状態を防止するものであるが従来の界面周辺部におけ
るえぐれの発生状況を薄膜トランジスタにおける製造工
程をおって説明する。
その後の表面処理等において従来発生している前記多結
晶シリコン膜と下層の絶縁膜界面周辺部のいわゆるえぐ
れ状態を防止するものであるが従来の界面周辺部におけ
るえぐれの発生状況を薄膜トランジスタにおける製造工
程をおって説明する。
第１図は従来の一般的な薄膜トランジスターの製造工程
を示す断面図である。
を示す断面図である。
先ず第１図αの如く石英基板−１上にＯＶＤ酸化族２を
被着しさらに多結晶シリコン膜３を形成する次に第１１
Ｊ−ｂで前記多結晶シリコン股３を写真蝕刻し所定のパ
ターニングを行ない表出している多結晶シリコン膜表面
層を熱酸化しゲート膜４を形成し、つづいて基板全面に
多結晶シリコン膜５を形成すする。
被着しさらに多結晶シリコン膜３を形成する次に第１１
Ｊ−ｂで前記多結晶シリコン股３を写真蝕刻し所定のパ
ターニングを行ない表出している多結晶シリコン膜表面
層を熱酸化しゲート膜４を形成し、つづいて基板全面に
多結晶シリコン膜５を形成すする。
次に第１図Ｃの如く前記多結晶シリコン膜５を写真蝕刻
しさらに表出したゲート酸化膜４を除去する。この際第
１層の多結晶シリコン膜界面のＯＶＤ酸化膜２はパター
ン周辺部においてアンダーエッチされえぐれを生ずる。
しさらに表出したゲート酸化膜４を除去する。この際第
１層の多結晶シリコン膜界面のＯＶＤ酸化膜２はパター
ン周辺部においてアンダーエッチされえぐれを生ずる。
このえぐれ量は当然のことながらゲート酸化膜４のパタ
ーン周辺部のえぐれ量に較べて過剰エツチングの分だけ
大きくなる。
ーン周辺部のえぐれ量に較べて過剰エツチングの分だけ
大きくなる。
次に表出−する第１及び第２の多結晶シリコン膜中に熱
拡散方式にてリンを拡散しソース、ドレイン部等を形成
する。
拡散方式にてリンを拡散しソース、ドレイン部等を形成
する。
次に第１図ｄの如く基板全面にＯＶＤ醗化膜６を形成後
写真蝕刻にてコンタクトホールを開孔し、さらにアルミ
−シリコン合金をスパッタして金属配線７を形成する。
写真蝕刻にてコンタクトホールを開孔し、さらにアルミ
−シリコン合金をスパッタして金属配線７を形成する。
以上の如〈従来の製造方法においては第２層目の多結晶
シリコン膜のパターニングの後拡散工程のために必ずゲ
ート酸化膜のエツチング工程が入りこのエツチングのた
めに第１層目の多結晶シリコン膜とＯｊＤ酸化膜の界面
周辺部はえぐれを生じる。さらに熱拡散工程におけるリ
ンガラス層の除去のためのエツチング工程が追加される
ため、前記えぐれは、さらに拡大され第３図の如く大き
な空間が生じることになる。
シリコン膜のパターニングの後拡散工程のために必ずゲ
ート酸化膜のエツチング工程が入りこのエツチングのた
めに第１層目の多結晶シリコン膜とＯｊＤ酸化膜の界面
周辺部はえぐれを生じる。さらに熱拡散工程におけるリ
ンガラス層の除去のためのエツチング工程が追加される
ため、前記えぐれは、さらに拡大され第３図の如く大き
な空間が生じることになる。
このえぐれは第１に後工程におけるＯＶＤ酸化膜のカバ
レージに悪影響を与える。仮りにこのえぐれ部分がＯＶ
Ｄ酸化膜によりてカバーされたとしてもこの空間部を完
全に埋め尽くすことは不可能であり残存するガスが後工
程における熱処理によりＯＶＤ酸化膜の段差部における
クラック発生の原因となる。さらにこのクラックの発生
あるいはステップカバレージの不完全なものが次の電極
配縁の断線に一起因することになり初期歩留りの低下は
勿論のこと長期信頼性に悪影響を与える結果となる。
レージに悪影響を与える。仮りにこのえぐれ部分がＯＶ
Ｄ酸化膜によりてカバーされたとしてもこの空間部を完
全に埋め尽くすことは不可能であり残存するガスが後工
程における熱処理によりＯＶＤ酸化膜の段差部における
クラック発生の原因となる。さらにこのクラックの発生
あるいはステップカバレージの不完全なものが次の電極
配縁の断線に一起因することになり初期歩留りの低下は
勿論のこと長期信頼性に悪影響を与える結果となる。
又ゲートｓ＞周辺部のえぐれも同様のことが云えるがこ
のえぐれがトランジスターのリーク原因や耐圧の低下に
もつながることが考えられるため多結晶シリコン膜下の
えぐれを極力押えることが望まれている。
のえぐれがトランジスターのリーク原因や耐圧の低下に
もつながることが考えられるため多結晶シリコン膜下の
えぐれを極力押えることが望まれている。
本発明は以上の様な従来方式の欠点を除去し多結晶シリ
コン股下のえぐれを防止する方式を提供するものであり
以下に１実施例をもとに詳細に説明する。
コン股下のえぐれを防止する方式を提供するものであり
以下に１実施例をもとに詳細に説明する。
第２図α〜ｄは本発明における製造工程を工程順に図示
した基板断面図である。
した基板断面図である。
先ず第２図αにおいて石英基板上にＯＶＤ酸化膜２を約
５ｏｏｏＸ被覆する。さらにこのＯＶＤ酸化膜上に第１
層目の多結晶シリコン膜を減圧ＯＶＤ炉にて約６００℃
中で気相生長させ３ｏｏｏＸの膜厚にて形成する。
５ｏｏｏＸ被覆する。さらにこのＯＶＤ酸化膜上に第１
層目の多結晶シリコン膜を減圧ＯＶＤ炉にて約６００℃
中で気相生長させ３ｏｏｏＸの膜厚にて形成する。
次に第２図すの如く写真蝕刻法にて前記第１層目の多結
晶シリコン膜３を加工する。
晶シリコン膜３を加工する。
この工程においての多結晶シリコン膜のエツチングはド
ライエツチング法にて行ない反応ガスはＣ７４（フレオ
ン）を用いた。さらに本工程においてのエツチングは、
ＯＶＤ酸化膜が表出するまで行なわず多結晶シリコン膜
が約５００１程度残った肩でエツチングを停止する方式
を採用した。
ライエツチング法にて行ない反応ガスはＣ７４（フレオ
ン）を用いた。さらに本工程においてのエツチングは、
ＯＶＤ酸化膜が表出するまで行なわず多結晶シリコン膜
が約５００１程度残った肩でエツチングを停止する方式
を採用した。
この際の残膜厚の制御はプラズマ出力及びフレオンガス
量さらにはエツチング時間等を実験的にもとめることに
より可能である。
量さらにはエツチング時間等を実験的にもとめることに
より可能である。
次に表出する多結晶シリコン膜表面に１１００℃５０分
のドライ酸化法にてゲート膜４を約１０００１形成する
。
のドライ酸化法にてゲート膜４を約１０００１形成する
。
この際前記工程にて残存せしめた多結晶シリコン膜約５
００１は完全に酸化され絶縁膜となる。
００１は完全に酸化され絶縁膜となる。
つづいてゲート膜４上に第２層目の多結晶シリコン合金
ン膜５ｏｏｏ１形成する。
ン膜５ｏｏｏ１形成する。
次に°第２図Ｃの如く多結晶シリコン膜５を写真蝕刻し
所定のパターンを形成後該多結晶シリコンパターンをマ
スクに表出するゲート酸化膜をエツチングする。
所定のパターンを形成後該多結晶シリコンパターンをマ
スクに表出するゲート酸化膜をエツチングする。
この際ゲート膜周辺部はゲート膜厚に相当するアンター
エツチングが起こるが量的にはわずかなえぐれである。
エツチングが起こるが量的にはわずかなえぐれである。
しかし第１ＪＩ目の多結晶シリコン膜のパターン周辺部
に接する。ｖＤｏ化膜は該ａＶＤ酸化膜上層の酸化膜の
みがエツチングされるため過剰エツチングをおこなわな
ければはとんどエツチングされることはない。
に接する。ｖＤｏ化膜は該ａＶＤ酸化膜上層の酸化膜の
みがエツチングされるため過剰エツチングをおこなわな
ければはとんどエツチングされることはない。
工程はその後９６０℃のＮ＋ｇ散を行ない多結晶シリコ
ンｉ中にソース、ドレイン部を形成する。
ンｉ中にソース、ドレイン部を形成する。
この際基板表面に形成されるリンガラス膜は希釈された
弗酸にて短時間エツチングし除去する。
弗酸にて短時間エツチングし除去する。
次に表出面全体をＣＶＤ酸化膜６で被覆しコンタクトホ
ールを開孔する。
ールを開孔する。
さらにアルミシリコン合金をスパッタし電極配線７を形
成する。
成する。
以上の如く本発明は多結晶シリコン膜のエツチングの際
エツチング面の多結晶シリコン膜をわずか残存させこの
多結晶シリコン膜を次工程にて熱酸化し絶ｌｊ＆膜とす
ることにより、後工程における酸化膜のエツチング工程
によるフィールド膜のえぐれ現像を防止するとともにフ
ィールド膜と多結晶シリコン膜との段差も減少し特に電
極配線の断線防止に大きな効果をもたらすものである。
エツチング面の多結晶シリコン膜をわずか残存させこの
多結晶シリコン膜を次工程にて熱酸化し絶ｌｊ＆膜とす
ることにより、後工程における酸化膜のエツチング工程
によるフィールド膜のえぐれ現像を防止するとともにフ
ィールド膜と多結晶シリコン膜との段差も減少し特に電
極配線の断線防止に大きな効果をもたらすものである。
なお本発明の実施例においては多結晶シリコン膜を用い
た薄膜トランジスターの製法について、しかも第１層目
の多結晶シリコン膜への適用例を示しであるが本発明の
効果はシリコンゲートトランジスターにおける多結晶シ
リコン膜の加工時においてもさらに前記実施例における
第２層目の多結晶シリコン膜への適用が可能である。
た薄膜トランジスターの製法について、しかも第１層目
の多結晶シリコン膜への適用例を示しであるが本発明の
効果はシリコンゲートトランジスターにおける多結晶シ
リコン膜の加工時においてもさらに前記実施例における
第２層目の多結晶シリコン膜への適用が可能である。
特にゲート酸化膜上の多結晶シリコン膜への適用では断
線防止の効果は勿論であるがえぐれ現像から生ずるトラ
ンジスターのリーク現像あるいは耐圧の低下等に対する
効果も大きいことが立証されている。
線防止の効果は勿論であるがえぐれ現像から生ずるトラ
ンジスターのリーク現像あるいは耐圧の低下等に対する
効果も大きいことが立証されている。
第１図（α）〜Ｃｄ）は従来の多結晶シリコン膜を用い
た薄膜トランジスターの製造工程を示す断面図である。 第２図（ｃＬ）〜Ｃｄ）は本発明を適用したＷｌｊＮト
ランジスターの製造工程を示す断面図である。 第３図は従来の製造工程中に生ずるフィールド酸化膜の
えぐれ現象を示す断面図であり第１図Ｊの（Ａ）部の拡
大図である。 第４図は本発明を適用した製造下゛程によりフィールド
酸化膜にえぐれが生じていないことを示す断面図であり
第２図ｄのＣＢ）部拡大断面図である。 １・・・・・・石英基板 ２・・・・・・ＣＶＤ酸化膜 ３・・・・・・多結晶シリコン膜 ４・・・・・・ゲート酸化膜 ５・・・・・・多結晶シリコン膜 ６・・・・・・ＣＶＤ酸化膜 ７・・・・・・アルミシリコン配線
た薄膜トランジスターの製造工程を示す断面図である。 第２図（ｃＬ）〜Ｃｄ）は本発明を適用したＷｌｊＮト
ランジスターの製造工程を示す断面図である。 第３図は従来の製造工程中に生ずるフィールド酸化膜の
えぐれ現象を示す断面図であり第１図Ｊの（Ａ）部の拡
大図である。 第４図は本発明を適用した製造下゛程によりフィールド
酸化膜にえぐれが生じていないことを示す断面図であり
第２図ｄのＣＢ）部拡大断面図である。 １・・・・・・石英基板 ２・・・・・・ＣＶＤ酸化膜 ３・・・・・・多結晶シリコン膜 ４・・・・・・ゲート酸化膜 ５・・・・・・多結晶シリコン膜 ６・・・・・・ＣＶＤ酸化膜 ７・・・・・・アルミシリコン配線
Claims (1)
- 基板の表面に耐蝕刻皮膜を選択的に形成し次に該耐蝕刻
皮膜をマスクとして表出されている多結晶シリコン膜を
任意の深さまでエツチングする工程と、前記耐蝕刻皮膜
を除去してその下の多結晶シリコン膜を表出し、しかる
後前記基板の露出表面に熱酸化皮膜を形成する工程を有
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068881A JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16068881A JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861671A true JPS5861671A (ja) | 1983-04-12 |
| JPH0542817B2 JPH0542817B2 (ja) | 1993-06-29 |
Family
ID=15720313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16068881A Granted JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314871A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | Ｓｏｉ構造のｍｏｓｆｅｔ製造方法 |
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1981
- 1981-10-08 JP JP16068881A patent/JPS5861671A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314871A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | Ｓｏｉ構造のｍｏｓｆｅｔ製造方法 |
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542817B2 (ja) | 1993-06-29 |
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