JP2913987B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2913987B2 JP2913987B2 JP4064215A JP6421592A JP2913987B2 JP 2913987 B2 JP2913987 B2 JP 2913987B2 JP 4064215 A JP4064215 A JP 4064215A JP 6421592 A JP6421592 A JP 6421592A JP 2913987 B2 JP2913987 B2 JP 2913987B2
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- Japan
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- semiconductor device
- layer
- manufacturing
- photoresist
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路等の半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の製造工程において、２
層のフォトレジスト層を連続して形成する場合がある。
例えばＭＯＳＦＥＴ（金属酸化膜半導体型電界効果トラ
ンジスタ）による半導体集積回路を製造する場合、ま
ず、半導体基板の表面にＳｉ3Ｎ4等による被エッチング
材層が形成された後、この被エッチング材層に対し、ト
ランジスタの形成される能動領域に対応した開口部を有
する第１のフォトレジスト層が形成され、このフォトレ
ジスト層によって覆われていない領域の被エッチング材
層が選択的に除去される。ここで、被エッチング材層が
Ｓｉ3Ｎ4である場合、従来はＣＦ4、ＣＨＦ3等の炭素系
のエッチングガスが使用されていた。そして、第１のフ
ォトレジスト層を除去することなく、反転防止用イオン
注入を行わない領域を覆う第２のフォトレジスト層が形
成される。図２と図３は、以上の処理を終えた段階での
半導体集積回路の断面構造を示すものである。図２と図
３において、１は半導体基板、２は被エッチング材層、
３は被エッチング材層２をパターニングするために形成
された第１のフォトレジスト層、４は第２のフォトレジ
スト層である。このように第１および第２のフォトレジ
スト層３、４が形成された状態においてイオン注入が行
われる。この結果、第１および第２のフォトレジスト層
のいずれにも覆われていない領域にイオンが注入され
る。また、ゲート電極の形成後にトランジスタのソース
およびドレイン領域を形成する場合においても、ゲート
電極形成に使用したフォトレジスト層を除去することな
く、ソース、ドレイン形成のためのフォトレジスト層が
形成される。この場合もゲート電極であるポリシリコ
ン、ポリサイド等をエッチングするのに炭素系のエッチ
ングガスが使用されていた。
層のフォトレジスト層を連続して形成する場合がある。
例えばＭＯＳＦＥＴ（金属酸化膜半導体型電界効果トラ
ンジスタ）による半導体集積回路を製造する場合、ま
ず、半導体基板の表面にＳｉ3Ｎ4等による被エッチング
材層が形成された後、この被エッチング材層に対し、ト
ランジスタの形成される能動領域に対応した開口部を有
する第１のフォトレジスト層が形成され、このフォトレ
ジスト層によって覆われていない領域の被エッチング材
層が選択的に除去される。ここで、被エッチング材層が
Ｓｉ3Ｎ4である場合、従来はＣＦ4、ＣＨＦ3等の炭素系
のエッチングガスが使用されていた。そして、第１のフ
ォトレジスト層を除去することなく、反転防止用イオン
注入を行わない領域を覆う第２のフォトレジスト層が形
成される。図２と図３は、以上の処理を終えた段階での
半導体集積回路の断面構造を示すものである。図２と図
３において、１は半導体基板、２は被エッチング材層、
３は被エッチング材層２をパターニングするために形成
された第１のフォトレジスト層、４は第２のフォトレジ
スト層である。このように第１および第２のフォトレジ
スト層３、４が形成された状態においてイオン注入が行
われる。この結果、第１および第２のフォトレジスト層
のいずれにも覆われていない領域にイオンが注入され
る。また、ゲート電極の形成後にトランジスタのソース
およびドレイン領域を形成する場合においても、ゲート
電極形成に使用したフォトレジスト層を除去することな
く、ソース、ドレイン形成のためのフォトレジスト層が
形成される。この場合もゲート電極であるポリシリコ
ン、ポリサイド等をエッチングするのに炭素系のエッチ
ングガスが使用されていた。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置の製造方法を用いた場合、第１のフォト
レジスト層３上に濡れ性の悪いポリマー層が形成され、
第１および第２の各フォトレジスト層３、４間の密着性
が悪化するという問題がある。このため、第１のフォト
レジスト層３のパターンが幅の狭い間隙を有する場合
は、第１のフォトレジスト層３表面の濡れ性が悪いため
に第２のフォトレジスト層４が間隙内に行き渡らず、第
２のフォトレジスト層４と基板１との間に、図２中符号
５によって示すような空洞が形成されたり、塗布膜厚が
不均一になる等の不具合が生じた。そして、このような
空洞５や不均一な膜厚の第２のフォトレジスト層４が形
成されると、第２のフォトレジスト層４を用いたパター
ニングが正常に行われず、また、パターニングの際の第
２のフォトレジスト層４のマスク性が悪く、本来イオン
注入すべきでない領域までイオン注入されてしまうとい
う問題があった。この対策として、第１のフォトレジス
ト層３の表面に、例えばＮ2、Ａｒ等の不活性ガスによ
るプラズマ処理等を施す改質処理工程を追加することが
考えられる。しかし、そのようにした場合、下記の問題
が生じる。余分な工程、設備が必要である。工程の
追加に伴って半導体装置に付着する異物が増加し、製造
歩留りが低下する。第１のフォトレジスト層３の形
状、寸法が変化する。このため、図３に符号６によって
示すようなマスク性の低下した領域、すなわち、本来第
１のフォトレジスト層３によって覆われているべきであ
るのに第１のフォトレジスト層３によって覆われていな
い領域が形成される。この場合、第１および第２のフォ
トレジスト層３、４をマスクとしたイオン注入あるいは
エッチング等の処理が行われると、マスク性の低下した
領域に対してもその処理が施されてしまう。この発明は
上述した事情に鑑みてなされたものであり、工程数を増
やすことなく、第１および第２のフォトレジスト層３、
４を良好に形成することができ、所期の素子パターンを
正確に形成することができる半導体装置の製造方法を提
供することを目的とする。
来の半導体装置の製造方法を用いた場合、第１のフォト
レジスト層３上に濡れ性の悪いポリマー層が形成され、
第１および第２の各フォトレジスト層３、４間の密着性
が悪化するという問題がある。このため、第１のフォト
レジスト層３のパターンが幅の狭い間隙を有する場合
は、第１のフォトレジスト層３表面の濡れ性が悪いため
に第２のフォトレジスト層４が間隙内に行き渡らず、第
２のフォトレジスト層４と基板１との間に、図２中符号
５によって示すような空洞が形成されたり、塗布膜厚が
不均一になる等の不具合が生じた。そして、このような
空洞５や不均一な膜厚の第２のフォトレジスト層４が形
成されると、第２のフォトレジスト層４を用いたパター
ニングが正常に行われず、また、パターニングの際の第
２のフォトレジスト層４のマスク性が悪く、本来イオン
注入すべきでない領域までイオン注入されてしまうとい
う問題があった。この対策として、第１のフォトレジス
ト層３の表面に、例えばＮ2、Ａｒ等の不活性ガスによ
るプラズマ処理等を施す改質処理工程を追加することが
考えられる。しかし、そのようにした場合、下記の問題
が生じる。余分な工程、設備が必要である。工程の
追加に伴って半導体装置に付着する異物が増加し、製造
歩留りが低下する。第１のフォトレジスト層３の形
状、寸法が変化する。このため、図３に符号６によって
示すようなマスク性の低下した領域、すなわち、本来第
１のフォトレジスト層３によって覆われているべきであ
るのに第１のフォトレジスト層３によって覆われていな
い領域が形成される。この場合、第１および第２のフォ
トレジスト層３、４をマスクとしたイオン注入あるいは
エッチング等の処理が行われると、マスク性の低下した
領域に対してもその処理が施されてしまう。この発明は
上述した事情に鑑みてなされたものであり、工程数を増
やすことなく、第１および第２のフォトレジスト層３、
４を良好に形成することができ、所期の素子パターンを
正確に形成することができる半導体装置の製造方法を提
供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は、被エッチン
グ材層が形成された基板表面に所定のパターンの第１の
フォトレジスト層を形成する工程と、 前記第１のフォト
レジスト層をエッチングマスクとして被エッチング材層
を選択除去するエッチング工程と、前記第１のフォトレ
ジスト層および前記基板表面上に所定のパターンの第２
のフォトレジスト層を形成する工程とを具備する半導体
装置の製造方法において、 前記エッチング工程で、炭素
を全く含まないエッチングガスを使用することを特徴と
している。
グ材層が形成された基板表面に所定のパターンの第１の
フォトレジスト層を形成する工程と、 前記第１のフォト
レジスト層をエッチングマスクとして被エッチング材層
を選択除去するエッチング工程と、前記第１のフォトレ
ジスト層および前記基板表面上に所定のパターンの第２
のフォトレジスト層を形成する工程とを具備する半導体
装置の製造方法において、 前記エッチング工程で、炭素
を全く含まないエッチングガスを使用することを特徴と
している。
【０００５】
【作用】上記構成によれば、改質処理工程を行うことな
く、第１および第２のフォトレジスト層間の濡れ性、密
着性が改善される。
く、第１および第２のフォトレジスト層間の濡れ性、密
着性が改善される。
【０００６】
【実施例】以下、本発明による半導体装置の製造方法の
実施例について説明する。本製造方法においては、被エ
ッチング層が形成された半導体基板全面に第１のフォト
レジスト層を塗布した後、所定のパターンで露光・現像
し、これをエッチングマスクとして、主エッチングガス
として炭素を含まないガス、例えばＳＦ6、ＮＦ3、Ｃｌ
2等によるエッチングガスを用いてドライエッチングを
行い、被エッチング材層を選択的に除去する。このよう
に第１のフォトレジスト層をマスクとしたエッチングに
炭素を含まないエッチングガスを用いると、レジスト表
面に濡れ性を劣化させるポリマー層が形成されなくな
る。従って、第１および第２のフォトレジスト層間の密
着性が向上する。図１に本製造方法を適用した半導体装
置の第２のフォトレジスト層４のパターニング完了段階
での断面構造を示す。このように改質処理やポリマー層
除去処理等の工程を追加することなく、第１および第２
のフォトレジスト層３、４間の密着性が改善され、半導
体装置の製造歩留りが向上する。
実施例について説明する。本製造方法においては、被エ
ッチング層が形成された半導体基板全面に第１のフォト
レジスト層を塗布した後、所定のパターンで露光・現像
し、これをエッチングマスクとして、主エッチングガス
として炭素を含まないガス、例えばＳＦ6、ＮＦ3、Ｃｌ
2等によるエッチングガスを用いてドライエッチングを
行い、被エッチング材層を選択的に除去する。このよう
に第１のフォトレジスト層をマスクとしたエッチングに
炭素を含まないエッチングガスを用いると、レジスト表
面に濡れ性を劣化させるポリマー層が形成されなくな
る。従って、第１および第２のフォトレジスト層間の密
着性が向上する。図１に本製造方法を適用した半導体装
置の第２のフォトレジスト層４のパターニング完了段階
での断面構造を示す。このように改質処理やポリマー層
除去処理等の工程を追加することなく、第１および第２
のフォトレジスト層３、４間の密着性が改善され、半導
体装置の製造歩留りが向上する。
【０００７】
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法は、被エッチング材層が形成された
基板表面に所定のパターンの第１のフォトレジスト層を
形成する工程と、前記第１のフォトレジスト層をエッチ
ングマスクとして被エッチング材層を選択除去するエッ
チング工程と、前記第１のフォトレジスト層および前記
基板表面上に所定のパターンの第２のフォトレジスト層
を形成する工程とを具備する半導体装置の製造方法にお
いて、前記エッチング工程で、炭素を全く含まないエッ
チングガスを使用するので、製造工程を増やすことな
く、第１および第２のフォトレジスト層間の密着性を改
善することができる。従って、所期の形状の素子パター
ンが正確に形成され、半導体装置の製造歩留りが向上す
るという効果が得られる。
導体装置の製造方法は、被エッチング材層が形成された
基板表面に所定のパターンの第１のフォトレジスト層を
形成する工程と、前記第１のフォトレジスト層をエッチ
ングマスクとして被エッチング材層を選択除去するエッ
チング工程と、前記第１のフォトレジスト層および前記
基板表面上に所定のパターンの第２のフォトレジスト層
を形成する工程とを具備する半導体装置の製造方法にお
いて、前記エッチング工程で、炭素を全く含まないエッ
チングガスを使用するので、製造工程を増やすことな
く、第１および第２のフォトレジスト層間の密着性を改
善することができる。従って、所期の形状の素子パター
ンが正確に形成され、半導体装置の製造歩留りが向上す
るという効果が得られる。
【図１】 この発明の一実施例による製造方法を適用し
た半導体装置の断面構造を示す図である。
た半導体装置の断面構造を示す図である。
【図２】 従来の製造方法を適用した半導体装置の断面
構造を示す図である。
構造を示す図である。
【図３】 従来の製造方法を適用した半導体装置の断面
構造を示す図である。
構造を示す図である。
１……半導体基板、３……第１のフォトレジスト層、４
……第２のフォトレジスト層。
……第２のフォトレジスト層。
Claims (1)
- 【請求項１】 被エッチング材層が形成された基板表面
に所定のパターンの第１のフォトレジスト層を形成する
工程と、 前記第１のフォトレジスト層をエッチングマスクとして
被エッチング材層を選択除去する エッチング工程と、 前記第１のフォトレジスト層および前記基板表面上に所
定のパターンの第２のフォトレジスト層を形成する工程
とを具備する半導体装置の製造方法において、 前記エッチング工程で、炭素を全く含まないエッチング
ガスを使用することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064215A JP2913987B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064215A JP2913987B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267248A JPH05267248A (ja) | 1993-10-15 |
| JP2913987B2 true JP2913987B2 (ja) | 1999-06-28 |
Family
ID=13251648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064215A Expired - Lifetime JP2913987B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913987B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107516A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | 半導体装置の製造方法 |
| JPH02214153A (ja) * | 1989-02-14 | 1990-08-27 | Sumitomo Metal Ind Ltd | Ｍｏｓ集積回路の製造方法 |
-
1992
- 1992-03-19 JP JP4064215A patent/JP2913987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267248A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |