JP3119190B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 36
- 229910052796 boron Inorganic materials 0.000 description 22
- 239000010410 layer Substances 0.000 description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 20
- 239000010936 titanium Substances 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910052719 titanium Inorganic materials 0.000 description 15
- 229910008484 TiSi Inorganic materials 0.000 description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- -1 titanium ions Chemical class 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 230000004913 activation Effects 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に金属シリサイドを有する半導体装置の
製造方法に関する。
方法に関し、特に金属シリサイドを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】この種の半導体装置の製造方法につい
て、図６を参照して製造工程を追って以下に説明する。
て、図６を参照して製造工程を追って以下に説明する。
【０００３】まず、図６（Ａ）に示すように、シリコン
（Ｓｉ）よりなる半導体基板１に素子分離領域２を選択
的に形成し、Ｎウェル領域３をリン（Ｐ）のイオン注入
により形成し、ゲート酸化膜４を形成し、ポリシリコン
よりなるゲート電極５を形成し、酸化膜よりなるサイド
・ウォール６をゲート電極５の側壁に形成し、ＢＦ2イ
オンを、例えば、加速エネルギー２０ｋｅＶ、ドーズ量
３Ｅ１５（＝３×１０15）ｃｍ-2の条件でイオン注入
し、例えば窒素雰囲気中１０００℃、１０秒の条件で熱
処理して活性化させることにより、Ｐ型ソース・ドレイ
ン領域７を形成する。
（Ｓｉ）よりなる半導体基板１に素子分離領域２を選択
的に形成し、Ｎウェル領域３をリン（Ｐ）のイオン注入
により形成し、ゲート酸化膜４を形成し、ポリシリコン
よりなるゲート電極５を形成し、酸化膜よりなるサイド
・ウォール６をゲート電極５の側壁に形成し、ＢＦ2イ
オンを、例えば、加速エネルギー２０ｋｅＶ、ドーズ量
３Ｅ１５（＝３×１０15）ｃｍ-2の条件でイオン注入
し、例えば窒素雰囲気中１０００℃、１０秒の条件で熱
処理して活性化させることにより、Ｐ型ソース・ドレイ
ン領域７を形成する。
【０００４】次に、図６（Ｂ）に示すように、ヒ素（Ａ
ｓ）を例えば３０ｋｅＶ、３Ｅ１４ｃｍ-2の条件でイオ
ン注入することにより、Ｐ型ソース・ドレイン領域７、
及びゲート電極５の表面をアモルファス化する。
ｓ）を例えば３０ｋｅＶ、３Ｅ１４ｃｍ-2の条件でイオ
ン注入することにより、Ｐ型ソース・ドレイン領域７、
及びゲート電極５の表面をアモルファス化する。
【０００５】次に、図６（Ｃ）に示すように、チタン
（Ｔｉ）をスパッタ法により形成し、例えば７００℃、
３０秒の熱量処理により、少なくともＰ型ソース・ドレ
イン領域７、及びゲート電極５の上に、チタンシリサイ
ド９を形成し、アンモニア：過酸化水素：水を１：１：
５の割合で混合した溶液を用いて、未反応のチタンを除
去し、その後、例えば、８００℃、１０秒の熱処理によ
りチタンシリサイド９の低抵抗化を行う。
（Ｔｉ）をスパッタ法により形成し、例えば７００℃、
３０秒の熱量処理により、少なくともＰ型ソース・ドレ
イン領域７、及びゲート電極５の上に、チタンシリサイ
ド９を形成し、アンモニア：過酸化水素：水を１：１：
５の割合で混合した溶液を用いて、未反応のチタンを除
去し、その後、例えば、８００℃、１０秒の熱処理によ
りチタンシリサイド９の低抵抗化を行う。
【０００６】このとき、酸化膜よりなる素子分離領域
２、サイド・ウォール６の表面には、チタンシリサイド
は形成されない。実際には、その後、層間絶縁膜が形成
され、コンタクト・ホールが開口され、配線が形成され
るのであるが、これらの工程は本発明の主題に直接関係
しないため、ここでは省略する。
２、サイド・ウォール６の表面には、チタンシリサイド
は形成されない。実際には、その後、層間絶縁膜が形成
され、コンタクト・ホールが開口され、配線が形成され
るのであるが、これらの工程は本発明の主題に直接関係
しないため、ここでは省略する。
【０００７】このような従来の製造方法では、半導体基
板１上でチタンシリサイド９が形成される際に、Ｐ型不
純物拡散層に含まれるボロン（Ｂ）がよりも濃度の低い
チタンシリサイド層９に吸い上げられるために、Ｐ型不
純物拡散層の表面の部分のボロンの濃度が低くなってし
まう。
板１上でチタンシリサイド９が形成される際に、Ｐ型不
純物拡散層に含まれるボロン（Ｂ）がよりも濃度の低い
チタンシリサイド層９に吸い上げられるために、Ｐ型不
純物拡散層の表面の部分のボロンの濃度が低くなってし
まう。
【０００８】このため、チタンシリサイド層９とＰ型不
純物層の接触抵抗が増大してＰ型ＭＯＳトランジスタの
電流駆動能力が低下してしまう、という問題点を有す
る。
純物層の接触抵抗が増大してＰ型ＭＯＳトランジスタの
電流駆動能力が低下してしまう、という問題点を有す
る。
【０００９】このような問題点の解消を図る従来の方法
として、例えば特開平４−１５００１９号公報には、チ
タンシリサイドを形成しても、Ｐ型不純物拡散層とチタ
ンシリサイドとの界面におけるボロン濃度を低下させな
いようにすることにより、両層間の接触抵抗を抑えるた
めに、以下のような製造方法が提案されている。
として、例えば特開平４−１５００１９号公報には、チ
タンシリサイドを形成しても、Ｐ型不純物拡散層とチタ
ンシリサイドとの界面におけるボロン濃度を低下させな
いようにすることにより、両層間の接触抵抗を抑えるた
めに、以下のような製造方法が提案されている。
【００１０】図７は、この従来の製造方法を工程順に示
す図である。まず、図７（Ａ）を参照して、シリコンを
主成分とする半導体基板１に素子分離領域２を形成し、
半導体基板１に対してボロンをイオン注入し活性化する
ことによって、半導体基板１の表面近傍にＰ型ソース・
ドレイン領域７を形成する。
す図である。まず、図７（Ａ）を参照して、シリコンを
主成分とする半導体基板１に素子分離領域２を形成し、
半導体基板１に対してボロンをイオン注入し活性化する
ことによって、半導体基板１の表面近傍にＰ型ソース・
ドレイン領域７を形成する。
【００１１】次に、図７（Ｂ）に示すように、ＴｉＣｌ
4をイオンソースに用いて、チタンイオンを注入エネル
ギー３０ｋｅＶ、ドーズ量１Ｅ１７ｃｍ-2だけ注入する
ことにより、Ｐ型ソース・ドレイン領域７の表面近傍に
チタンイオンを注入する。
4をイオンソースに用いて、チタンイオンを注入エネル
ギー３０ｋｅＶ、ドーズ量１Ｅ１７ｃｍ-2だけ注入する
ことにより、Ｐ型ソース・ドレイン領域７の表面近傍に
チタンイオンを注入する。
【００１２】このようにして、チタンイオンを注入する
と、Ｐ型不純物を含んだシリコンの間にチタンイオンが
混在した状態になる。さらに、この状態でボロンを注入
エネルギー２０ｋｅＶでドーズ量１Ｅ１５ｃｍ-2程度イ
オン注入する。
と、Ｐ型不純物を含んだシリコンの間にチタンイオンが
混在した状態になる。さらに、この状態でボロンを注入
エネルギー２０ｋｅＶでドーズ量１Ｅ１５ｃｍ-2程度イ
オン注入する。
【００１３】その後、ランプアニール法により４００℃
から９００℃程度の熱アニールを施すと、図７（Ｃ）に
示すように、半導体基板の部分においては、チタンとシ
リコンが反応してチタンシリサイド９を形成する。
から９００℃程度の熱アニールを施すと、図７（Ｃ）に
示すように、半導体基板の部分においては、チタンとシ
リコンが反応してチタンシリサイド９を形成する。
【００１４】一方、素子分離領域等の酸化膜上ではチタ
ンシリサイドは形成されない。チタンとシリコンが反応
してチタンシリサイドになる過程で、チタンシリサイド
中のボロンが外方拡散するが、シリサイド層の厚さは約
５０ｎｍであるのに対し、ボロンの濃度のピークは深さ
約６０ｎｍであるため、チタンシリサイド中のボロンが
拡散しても、シリコンとチタンシリサイドにおけるボロ
ンの濃度は極めて高いため、後の工程において、熱がか
かることにより、チタンシリサイド中へボロンが拡散す
るが、シリコンとチタンシリサイドの界面におけるボロ
ンの濃度が低くならないために、チタンシリサイドとＰ
型不純物拡散層の接触抵抗の増加を抑えることができ
る。
ンシリサイドは形成されない。チタンとシリコンが反応
してチタンシリサイドになる過程で、チタンシリサイド
中のボロンが外方拡散するが、シリサイド層の厚さは約
５０ｎｍであるのに対し、ボロンの濃度のピークは深さ
約６０ｎｍであるため、チタンシリサイド中のボロンが
拡散しても、シリコンとチタンシリサイドにおけるボロ
ンの濃度は極めて高いため、後の工程において、熱がか
かることにより、チタンシリサイド中へボロンが拡散す
るが、シリコンとチタンシリサイドの界面におけるボロ
ンの濃度が低くならないために、チタンシリサイドとＰ
型不純物拡散層の接触抵抗の増加を抑えることができ
る。
【００１５】
【発明が解決しようとする課題】しかしながら、上記特
開平４−１５００１９号公報に提案される製造方法で
は、チタンがイオン注入により形成されているため、完
全な組成比を持ったチタンシリサイド、即ちＴｉＳｉ2
が形成されにくい、という問題点を有している。ＴｉＳ
ｉ2は、Ｃ54の構造になって初めて層抵抗が１０Ω／ｓ
ｑ．以下まで抵抗が下がる。
開平４−１５００１９号公報に提案される製造方法で
は、チタンがイオン注入により形成されているため、完
全な組成比を持ったチタンシリサイド、即ちＴｉＳｉ2
が形成されにくい、という問題点を有している。ＴｉＳ
ｉ2は、Ｃ54の構造になって初めて層抵抗が１０Ω／ｓ
ｑ．以下まで抵抗が下がる。
【００１６】このような低抵抗のＴｉＳｉ2を形成でき
るのは、Ｔｉをスパッタで形成し、最適な条件でアニー
ルされた場合に限る。
るのは、Ｔｉをスパッタで形成し、最適な条件でアニー
ルされた場合に限る。
【００１７】そして、上記したように、チタンをスパッ
タ法により形成しアニールしてチタンシリサイドを形成
する図６に示した従来の方法では、チタンシリサイド層
とＰ型不純物層の接触抵抗が増大しＰ型ＭＯＳトランジ
スタの電流駆動能力が低下してしまう、という問題点が
ある。
タ法により形成しアニールしてチタンシリサイドを形成
する図６に示した従来の方法では、チタンシリサイド層
とＰ型不純物層の接触抵抗が増大しＰ型ＭＯＳトランジ
スタの電流駆動能力が低下してしまう、という問題点が
ある。
【００１８】その理由は、チタンシリサイドが形成され
る際に、Ｐ型不純物拡散層に含まれるボロンが、より濃
度の低いチタンシリサイド層に吸い上げられるために、
Ｐ型不純物拡散層の表面の部分の濃度が低くなってしま
う、からである。
る際に、Ｐ型不純物拡散層に含まれるボロンが、より濃
度の低いチタンシリサイド層に吸い上げられるために、
Ｐ型不純物拡散層の表面の部分の濃度が低くなってしま
う、からである。
【００１９】したがって、本発明は、上記問題点を解消
すべくなされたものであって、その目的は、チタンシリ
サイド層とＰ型不純物層の接触抵抗が増大して電流駆動
能力が低下することを防ぎ、高速な半導体装置を得るた
めの製造方法を提供することにある。
すべくなされたものであって、その目的は、チタンシリ
サイド層とＰ型不純物層の接触抵抗が増大して電流駆動
能力が低下することを防ぎ、高速な半導体装置を得るた
めの製造方法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ソース・ド
レインを形成するための第１のＰ型不純物のイオン注入
工程と活性化のための熱処理工程、第２のＰ型不純物の
イオン注入工程、少なくともソース・ドレイン部の拡散
層をアモルファス化するための第３の不純物をイオン注
入する工程、及び、前記第２のＰ型不純物を活性化する
ことなく、ＴｉＳｉ2を形成する工程を含んでいる。で
ある。
め、本発明に係る半導体装置の製造方法は、ソース・ド
レインを形成するための第１のＰ型不純物のイオン注入
工程と活性化のための熱処理工程、第２のＰ型不純物の
イオン注入工程、少なくともソース・ドレイン部の拡散
層をアモルファス化するための第３の不純物をイオン注
入する工程、及び、前記第２のＰ型不純物を活性化する
ことなく、ＴｉＳｉ2を形成する工程を含んでいる。で
ある。
【００２１】［発明の概要］本発明によれば、ソース・
ドレイン領域形成後の、ＴｉＳｉ2形成前にボロンをイ
オン注入している。このため、ＴｉＳｉ2化の際に拡散
層中のボロンの吸い上げがなくなり、ＴｉＳｉ2と接触
している部分のシリコン中のボロン濃度が高く保たれ、
接触抵抗が低減できる。このため、トランジスタのオン
電流が増加、回路動作速度を向上することができる。
ドレイン領域形成後の、ＴｉＳｉ2形成前にボロンをイ
オン注入している。このため、ＴｉＳｉ2化の際に拡散
層中のボロンの吸い上げがなくなり、ＴｉＳｉ2と接触
している部分のシリコン中のボロン濃度が高く保たれ、
接触抵抗が低減できる。このため、トランジスタのオン
電流が増加、回路動作速度を向上することができる。
【００２２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、（ａ）ソース・ドレインを
形成するための第１のＰ型不純物をイオン注入する工
程、（ｂ）注入したイオンの活性化のための熱処理工程
（図１（Ａ）参照）、第２のＰ型不純物のイオン注入を
行う工程（図１（Ｂ）参照）、（ｃ）少なくともソース
・ドレイン部の拡散層をアモルファス化するための第３
の不純物をイオン注入する工程（図１（Ｃ）参照）、及
び、（ｄ）チタンシリサイド（ＴｉＳｉ2）を形成する
工程（図１（Ｄ）参照）、を含む。
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、（ａ）ソース・ドレインを
形成するための第１のＰ型不純物をイオン注入する工
程、（ｂ）注入したイオンの活性化のための熱処理工程
（図１（Ａ）参照）、第２のＰ型不純物のイオン注入を
行う工程（図１（Ｂ）参照）、（ｃ）少なくともソース
・ドレイン部の拡散層をアモルファス化するための第３
の不純物をイオン注入する工程（図１（Ｃ）参照）、及
び、（ｄ）チタンシリサイド（ＴｉＳｉ2）を形成する
工程（図１（Ｄ）参照）、を含む。
【００２３】上記工程において、第１のＰ型不純物は、
好ましくはＢＦ2とされる。また上記第２のＰ型不純物
は、ＢまたはＢＦ2とされる。さらに上記第３の不純物
は、好ましくはＡｓとされる。
好ましくはＢＦ2とされる。また上記第２のＰ型不純物
は、ＢまたはＢＦ2とされる。さらに上記第３の不純物
は、好ましくはＡｓとされる。
【００２４】本発明は、その好ましい実施の形態におい
て、上記ＴｉＳｉ2を形成する工程（ｄ）が、（ｄ−
１）Ｔｉをスパッタ法により形成する工程、（ｄ−２）
第１の熱アニール工程、（ｄ−３）未反応のＴｉをウェ
ットエッチングにより除去する工程、及び（ｄ−４）第
２の熱アニール工程、を含む。
て、上記ＴｉＳｉ2を形成する工程（ｄ）が、（ｄ−
１）Ｔｉをスパッタ法により形成する工程、（ｄ−２）
第１の熱アニール工程、（ｄ−３）未反応のＴｉをウェ
ットエッチングにより除去する工程、及び（ｄ−４）第
２の熱アニール工程、を含む。
【００２５】また、本発明は、その好ましい実施の形態
において、上記第２のＰ型不純物のイオン注入は、回転
斜め注入で行われる。
において、上記第２のＰ型不純物のイオン注入は、回転
斜め注入で行われる。
【００２６】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
【００２７】
【実施例１】図１及び図２は、本発明の第１の実施例の
製造方法を工程順に説明するための断面図である。な
お、図１及び図２は、単に図面作成の都合上、分図とし
たものである。
製造方法を工程順に説明するための断面図である。な
お、図１及び図２は、単に図面作成の都合上、分図とし
たものである。
【００２８】まず、図１（Ａ）を参照して、シリコンよ
りなる半導体基板１に素子分離領域２を選択的に形成
し、Ｎウェル領域３をリンのイオン注入により形成し、
膜厚が例えば５ｎｍのゲート酸化膜４を形成し、膜厚が
例えば２００ｎｍのポリシリコンよりなるゲート電極５
を形成し、酸化膜よりなるサイド・ウォール６をゲート
電極５の側壁に形成し、ＢＦ２イオンを、例えば、加速
エネルギー２０ｋｅＶ、ドーズ量３Ｅ１５ｃｍ-2の条件
でイオン注入し、例えば窒素雰囲気中１０００℃、１０
秒の条件で熱処理して活性化させることにより、Ｐ型ソ
ース・ドレイン領域７を形成する。
りなる半導体基板１に素子分離領域２を選択的に形成
し、Ｎウェル領域３をリンのイオン注入により形成し、
膜厚が例えば５ｎｍのゲート酸化膜４を形成し、膜厚が
例えば２００ｎｍのポリシリコンよりなるゲート電極５
を形成し、酸化膜よりなるサイド・ウォール６をゲート
電極５の側壁に形成し、ＢＦ２イオンを、例えば、加速
エネルギー２０ｋｅＶ、ドーズ量３Ｅ１５ｃｍ-2の条件
でイオン注入し、例えば窒素雰囲気中１０００℃、１０
秒の条件で熱処理して活性化させることにより、Ｐ型ソ
ース・ドレイン領域７を形成する。
【００２９】次に、図１（Ｂ）に示すように、Ｐ型ソー
ス・ドレイン領域７を含む領域にフォト・レジスト８等
をマスクとして選択的にＢＦ2イオンをサイド注入す
る。このときのイオン注入条件は、例えば、加速エネル
ギー２０ｋｅＶ、ドーズ量１Ｅ１５ｃｍ-2、注入角度０
゜の条件で行う。
ス・ドレイン領域７を含む領域にフォト・レジスト８等
をマスクとして選択的にＢＦ2イオンをサイド注入す
る。このときのイオン注入条件は、例えば、加速エネル
ギー２０ｋｅＶ、ドーズ量１Ｅ１５ｃｍ-2、注入角度０
゜の条件で行う。
【００３０】次に、図２（Ｃ）に示すように、ヒ素をイ
オン注入することにより、Ｐ型ソース・ドレイン領域
７、及びゲート電極５の表面をアモルファス化する。
オン注入することにより、Ｐ型ソース・ドレイン領域
７、及びゲート電極５の表面をアモルファス化する。
【００３１】次に、図２（Ｄ）に示すように、チタンを
スパッタ法により形成し、例えば７００℃、３０秒の熱
処理により、少なくともＰ型ソース・ドレイン領域７、
及びゲート電極５の上にチタンシリサイド８を形成し、
アンモニア：過酸化水素水：水を１：１：５の割合で混
合した溶液を用いて、未反応のチタンを除去し、その
後、例えば、８００℃、１０秒の熱処理により、チタン
シリサイド９の低抵抗化を行う。
スパッタ法により形成し、例えば７００℃、３０秒の熱
処理により、少なくともＰ型ソース・ドレイン領域７、
及びゲート電極５の上にチタンシリサイド８を形成し、
アンモニア：過酸化水素水：水を１：１：５の割合で混
合した溶液を用いて、未反応のチタンを除去し、その
後、例えば、８００℃、１０秒の熱処理により、チタン
シリサイド９の低抵抗化を行う。
【００３２】このとき、酸化膜よりなる素子分離領域
２、サイド・ウォール６の表面には、チタンシリサイド
は形成されない。実際には、その後、層間絶縁膜が形成
され、コンタクト・ホールが開口され、配線が形成され
るのであるが、本発明の主題に直接関係しないため、こ
こでは説明を省略する。
２、サイド・ウォール６の表面には、チタンシリサイド
は形成されない。実際には、その後、層間絶縁膜が形成
され、コンタクト・ホールが開口され、配線が形成され
るのであるが、本発明の主題に直接関係しないため、こ
こでは説明を省略する。
【００３３】次に、本発明の第１の実施例の作用効果に
ついて以下に説明する。本発明の第１の実施例では、ソ
ース・ドレインの不純物活性化の前に、ＴｉＳｉ2化の
前にＰ型ソース・ドレイン領域に、再度ＢＦ2が注入さ
れるため、チタンシリサイド化の際に、シリコン中のボ
ロンが吸われても、シリコン中には十分な量のボロンが
存在するため、チタンシリサイドとシリコンの接触抵抗
は低減され、トランジスタのオン電流が向上する。
ついて以下に説明する。本発明の第１の実施例では、ソ
ース・ドレインの不純物活性化の前に、ＴｉＳｉ2化の
前にＰ型ソース・ドレイン領域に、再度ＢＦ2が注入さ
れるため、チタンシリサイド化の際に、シリコン中のボ
ロンが吸われても、シリコン中には十分な量のボロンが
存在するため、チタンシリサイドとシリコンの接触抵抗
は低減され、トランジスタのオン電流が向上する。
【００３４】しかも、本発明の第１の実施例において、
チタンは、スパッタ法で形成しているため、チタンシリ
サイドが形成されるのに十分な濃度のチタン原子が存在
するため、低抵抗なチタンシリサイドが得られる。
チタンは、スパッタ法で形成しているため、チタンシリ
サイドが形成されるのに十分な濃度のチタン原子が存在
するため、低抵抗なチタンシリサイドが得られる。
【００３５】図５に、Ｐ型ＭＯＳトランジスタのオン電
流を、本実施例と、比較例として図６を参照して説明し
た第１の従来例、及び図７を参照して説明した第２の従
来例とを比較して示す。
流を、本実施例と、比較例として図６を参照して説明し
た第１の従来例、及び図７を参照して説明した第２の従
来例とを比較して示す。
【００３６】図５を参照して、本実施例によれば、第１
の従来例の場合よりも約５％、第２の従来例の場合より
も約８％のオン電流向上が実現できる。
の従来例の場合よりも約５％、第２の従来例の場合より
も約８％のオン電流向上が実現できる。
【００３７】この理由は、第１の従来例よりもＰ型ソー
ス・ドレイン領域のシリコンとチタンシリサイドの間の
接触抵抗が減少するため、また、第２の従来例よりもチ
タンシリサイドの層抵抗が低いためである。
ス・ドレイン領域のシリコンとチタンシリサイドの間の
接触抵抗が減少するため、また、第２の従来例よりもチ
タンシリサイドの層抵抗が低いためである。
【００３８】
【実施例２】次に、本発明の第２の実施例について、図
３及び図４を参照して説明する。素子分離領域、ゲート
酸化膜、ゲート電極等を形成しソース・ドレイン領域を
イオン注入及び活性化により形成するところまでは、前
記第１の実施例と同様であるため、説明を省略する。図
３（Ａ）は、前述した前記第１の実施例での図１（Ａ）
に相当する図である。なお、図３及び図４は、単に図面
作成の都合上、分図としたものである。
３及び図４を参照して説明する。素子分離領域、ゲート
酸化膜、ゲート電極等を形成しソース・ドレイン領域を
イオン注入及び活性化により形成するところまでは、前
記第１の実施例と同様であるため、説明を省略する。図
３（Ａ）は、前述した前記第１の実施例での図１（Ａ）
に相当する図である。なお、図３及び図４は、単に図面
作成の都合上、分図としたものである。
【００３９】次に、図３（Ｂ）に示すように、Ｐ型ソー
ス・ドレイン領域７を含む領域にフォト・レジスト８を
マスクとして選択的にボロンをイオン注入する。このと
きのイオン注入条件は、例えば、加速エネルギー５ｋｅ
Ｖ、ドーズ量１Ｅ１５ｃｍ-2、注入角度７゜〜１５゜の
回転注入の条件で行う。
ス・ドレイン領域７を含む領域にフォト・レジスト８を
マスクとして選択的にボロンをイオン注入する。このと
きのイオン注入条件は、例えば、加速エネルギー５ｋｅ
Ｖ、ドーズ量１Ｅ１５ｃｍ-2、注入角度７゜〜１５゜の
回転注入の条件で行う。
【００４０】次に、図４（Ｃ）に示すように、ヒ素を例
えば３０ｋｅＶ、３Ｅ１４ｃｍ-2の条件でイオン注入す
ることにより、Ｐ型ソース・ドレイン領域７、及びゲー
ト電極５の表面をアモルファス化する。
えば３０ｋｅＶ、３Ｅ１４ｃｍ-2の条件でイオン注入す
ることにより、Ｐ型ソース・ドレイン領域７、及びゲー
ト電極５の表面をアモルファス化する。
【００４１】次に、図４（Ｄ）に示すように、チタンを
スパッタ法により形成し、例えば７００℃、３０秒の熱
処理によりＰ型ソース・ドレイン領域７、及びゲート電
極５の上にチタンシリサイド９を形成し、アンモニア：
過酸化水素水：水を１：１：５の割合で混合した溶液を
用いて、未反応のチタンを除去し、その後、例えば、８
００℃、１０秒の熱処理によりチタンシリサイド９の低
抵抗化を行う。実際にはその後、層間絶縁膜が形成さ
れ、コンタクト・ホールが開口され、配線が形成される
のであるが、ここでは説明を省略する。
スパッタ法により形成し、例えば７００℃、３０秒の熱
処理によりＰ型ソース・ドレイン領域７、及びゲート電
極５の上にチタンシリサイド９を形成し、アンモニア：
過酸化水素水：水を１：１：５の割合で混合した溶液を
用いて、未反応のチタンを除去し、その後、例えば、８
００℃、１０秒の熱処理によりチタンシリサイド９の低
抵抗化を行う。実際にはその後、層間絶縁膜が形成さ
れ、コンタクト・ホールが開口され、配線が形成される
のであるが、ここでは説明を省略する。
【００４２】この実施例では、ボロンを角度を付けて回
転注入しているため、ソース・ドレイン端付近のＴｉＳ
ｉ2と接している部分のシリコン中のボロン濃度がより
高くなり、Ｐ型ＭＯＳトランジスタのオン電流向上効果
がさらに高まる、という利点を有している。
転注入しているため、ソース・ドレイン端付近のＴｉＳ
ｉ2と接している部分のシリコン中のボロン濃度がより
高くなり、Ｐ型ＭＯＳトランジスタのオン電流向上効果
がさらに高まる、という利点を有している。
【００４３】なお、上記実施例では、金属シリサイドと
して、ＴｉＳｉ2を例に説明したが、本発明はこれに限
定されるものでなく、例えばＣｏ、Ｎｉ、Ｍｏ、及びＰ
ｔの各金属シリサイドについても適用できる。
して、ＴｉＳｉ2を例に説明したが、本発明はこれに限
定されるものでなく、例えばＣｏ、Ｎｉ、Ｍｏ、及びＰ
ｔの各金属シリサイドについても適用できる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
ＴｉＳｉ2とシリコンの接触抵抗は低減され、トランジ
スタのオン電流が向上する、という効果を奏する。
ＴｉＳｉ2とシリコンの接触抵抗は低減され、トランジ
スタのオン電流が向上する、という効果を奏する。
【００４５】その理由は、ＴｉＳｉ2化の際にシリコン
中のボロンが吸われても、シリコン中には十分な量のボ
ロンが存在するため、シリコンとＴｉＳｉ2の接触抵抗
が低下するからである。
中のボロンが吸われても、シリコン中には十分な量のボ
ロンが存在するため、シリコンとＴｉＳｉ2の接触抵抗
が低下するからである。
【図１】（Ａ）、（Ｂ）は、本発明に係る半導体装置の
製造方法の第１の実施例を工程順に示す断面図である。
製造方法の第１の実施例を工程順に示す断面図である。
【図２】（Ｃ）、（Ｄ）は、本発明に係る半導体装置の
製造方法の第１の実施例を工程順に示す断面図である。
製造方法の第１の実施例を工程順に示す断面図である。
【図３】（Ａ）、（Ｂ）は本発明に係る半導体装置の製
造方法の第２の実施例を工程順に示す断面図である。
造方法の第２の実施例を工程順に示す断面図である。
【図４】（Ｃ）、（Ｄ）は本発明に係る半導体装置の製
造方法の第２の実施例を工程順に示す断面図である。
造方法の第２の実施例を工程順に示す断面図である。
【図５】本発明の第１の実施例の作用効果を従来の製造
方法と比較して示す図である。
方法と比較して示す図である。
【図６】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図７】（Ａ）〜（Ｃ）は別の従来の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
１ 半導体基板 ２ 素子分離領域 ３ Ｎウェル領域 ４ ゲート酸化膜 ５ ゲート電極 ６ サイド・ウォール ７ Ｐ型ソース・ドレイン領域 ８ フォト・レジスト ９ チタンシリサイド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/265 H01L 21/336 H01L 29/78
Claims (7)
- 【請求項１】ソース・ドレインを形成する領域に第１の
Ｐ型不純物をイオン注入した後熱処理して該イオンを活
性させソース・ドレイン領域を形成する工程と、 前記ソース・ドレイン領域を含む領域に第２のＰ型不純
物のイオン注入を行う工程と、 第３の不純物をイオン注入して少なくともソース・ドレ
イン領域表面をアモルファス化する工程と、 前記第２のＰ型不純物を活性化することなく金属膜を形
成し熱処理により金属シリサイドを形成する工程と、 エッチングにより未反応の前記金属を除去した後に熱処
理により前記金属シリサイドを低抵抗化する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１のＰ型不純物が、ＢＦ２であるこ
とを特徴とする、請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記第２のＰ型不純物が、Ｂ又はＢＦ２で
あることを特徴とする、請求項１に記載の半導体装置の
製造方法。 - 【請求項４】前記第２のＰ型不純物のイオン注入が、回
転斜め注入であることを特徴とする、請求項１又は３に
記載の半導体装置の製造方法。 - 【請求項５】前記第３の不純物が、Ａｓであることを特
徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項６】前記金属が、Ｔｉであることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項７】前記金属が、Ｃｏ、Ｎｉ、Ｍｏ、Ｐｔのい
ずれかであることを特徴とする請求項１に記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09026203A JP3119190B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体装置の製造方法 |
| KR1019980001319A KR100350748B1 (ko) | 1997-01-24 | 1998-01-17 | 반도체장치의제조방법 |
| US09/010,927 US6313036B1 (en) | 1997-01-24 | 1998-01-22 | Method for producing semiconductor device |
| CN98106258A CN1195189A (zh) | 1997-01-24 | 1998-01-24 | 半导体器件的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09026203A JP3119190B2 (ja) | 1997-01-24 | 1997-01-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209078A JPH10209078A (ja) | 1998-08-07 |
| JP3119190B2 true JP3119190B2 (ja) | 2000-12-18 |
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|---|---|---|---|
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|---|---|
| US (1) | US6313036B1 (ja) |
| JP (1) | JP3119190B2 (ja) |
| KR (1) | KR100350748B1 (ja) |
| CN (1) | CN1195189A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100341588B1 (ko) * | 1999-12-28 | 2002-06-22 | 박종섭 | 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법 |
| US6440806B1 (en) * | 2001-04-30 | 2002-08-27 | Advanced Micro Devices, Inc. | Method for producing metal-semiconductor compound regions on semiconductor devices |
| JP4560814B2 (ja) * | 2004-06-17 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100620235B1 (ko) | 2004-12-29 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 타이타늄 실리사이드 제조 방법 |
| US20100112788A1 (en) * | 2008-10-31 | 2010-05-06 | Deepak Ramappa | Method to reduce surface damage and defects |
| KR101669470B1 (ko) | 2009-10-14 | 2016-10-26 | 삼성전자주식회사 | 금속 실리사이드층을 포함하는 반도체 소자 |
| JP5822032B2 (ja) * | 2012-12-07 | 2015-11-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
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- 1997-01-24 JP JP09026203A patent/JP3119190B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-17 KR KR1019980001319A patent/KR100350748B1/ko not_active IP Right Cessation
- 1998-01-22 US US09/010,927 patent/US6313036B1/en not_active Expired - Fee Related
- 1998-01-24 CN CN98106258A patent/CN1195189A/zh active Pending
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| Title |
|---|
| 飯塚哲哉偏，「ＣＭＯＳ超ＬＳＩの設計」，初版第３刷，株式会社培風館，１９９１年１１月２０日，ｐ．５５−５７ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6313036B1 (en) | 2001-11-06 |
| KR100350748B1 (ko) | 2002-11-18 |
| CN1195189A (zh) | 1998-10-07 |
| KR19980070583A (ko) | 1998-10-26 |
| JPH10209078A (ja) | 1998-08-07 |
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