KR100341588B1 - 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 게이트 상에 안정된 실리사이드층을 형성할 수 있으며 실리사이드 형성에 따른 접합 깊이 감소를 억제할 수 있는 반도체 소자 제조 방법에 관한 것으로 , 실리사이드를 형성하기 전에 게이트와 실리콘 기판에 Si을 이온주입하여 Si의 농도를 국부적으로 증가시킴으로써 비화학양론적(non-stoichiometry) 특성을 구현한 상태에서 실리사이드를 형성하는데 특징이 있다. 또한, 본 발명은 트랜지스터의 게이트를 제1 게이트와 그 보다 폭이 큰 제2 게이트의 이중 구조로 형성하여 게이트 상에 형성되는 실리사이드층의 면적을 증가시키는데 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로 특히, 접합 및 게이트 상에 형성되는 실리사이드층의 전기적 특성을 향상시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.
게이트 선폭이 0.18 ㎛ 이하인 고집적 반도체 소자에서는 소자 크기의 감소에 따라 단채널 효과(Short Channel Effect) 또는 펀치쓰루(Punchthrough) 등과 같은 요소들에 의해 보다 얕은 접합(Junction Depth)이 요구된다.
그러나, 적정 저항(Rs) 값을 얻기 위해 Ti 또는 Co 등으로 접합 상에 실리사이드를 형성하는 경우에는 접합의 손실이 발생되고 이로 인해 접합의 누설전류 특성이 매우 취약해진다. 이와 같이 저항과 접합 누설전류 특성은 트레이드 오프(Trade-Off) 관계를 갖게 된다.
이하, 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 도1a 및 도1b 그리고 도2를 참조하여 설명한다.
도1a는 실리콘 기판(10) 상에 적층된 게이트 산화막(11)과 폴리실리콘막 게이트(12) 그리고 게이트(12) 양단의 실리콘 기판(14) 내에 형성된 소오스 드레인 접합(13)으로 이루어지는 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 Ti막(도시하지 않음)을 증착하고 약 730 ℃ 온도에서 1차 열처리를 실시하여 게이트 (12) 및 접합(13) 표면에 C49 상의 TiSi2층(15)을 형성한 상태를 보이고 있다.
Ti-실리사이드는 C54 상을 이룰 때 가장 안정하다. C54 상은 C49 상이 형성된 TiSi2층을 2차 열처리하여 얻을 수 있는데, C54 상의 형성은 C49상 입계(grainboundary)의 삼중점에서 주로 일어나는 것으로 보고되어 있다.
도1b는 게이트 선폭(w, w')의 변화에 따른 Ti 입계 삼중점 수 변화를 보이고 있다. 도1b에 보이는 바와 같이 소자의 집적도가 향상될수록 게이트의 폭(Gate Width)이 감소하고 그에 따라 게이트(12) 내에 분포하는 C49 상의 입자수는 C54 상이 충분히 형성될 정도로 많이 존재할 수 없기 때문에 실리사이드의 안정성이 문제가 된다.
따라서, 선폭이 0.18 ㎛ 이하인 고집적 반도체 소자의 게이트 상에 Ti 또는 Co 등으로 실리사이드를 형성할 때 실리사이드의 안정성을 확보할 수 있는 공정의 개발이 필요하다.
한편, 도2는 Ti 실리사이드(15) 형성에 따라 발생하는 접합영역의 누설특성 열화를 설명하기 위한 공정 단면도로서, Ti 실리사이드(15) 형성에 따라 접합(13)의 깊이가 감소하는 것을 보이고 있다. 예를 들어 게이트(12)의 선폭이 0.25 ㎛이고 접합(13)의 깊이(d2)가 2000 Å인 NMOS 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 300 Å 두께의 Ti 막 증착하고 열처리했을 경우 형성되는 Ti 실리사이드의 두께(d1)는 600 Å 정도라고 알려져 있다. 이는 실리사이드 형성에 의해 접합 깊이의 손실이 600 Å 정도 발생했을 의미한다.
이와 같은 접합의 손실은 Ti 실리사이드 형성 및 Co 실리사이드 형성 과정에서 모두 관찰되고 있으며, NMOS 트랜지스터에서는 접합의 손실이 더욱 심하게 발생한다고 보고되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 고집적 반도체 소자의 게이트 상에 안정된 실리사이드층을 형성할 수 있으며 실리사이드 형성에 따른 접합 깊이 감소를 억제할 수 있는 반도체 소자 제조 방법을 제공하는데 목적이 있다.
도1a 및 도1b 그리고 도2는 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 보이는 공정 단면도,
도3a 내지 도3i는 본 발명의 실시예에 따른 반도체 소자 제조 공정 단면도,
도4는 본 발명에 따른 반도체 소자 제조 공정 중의 실리콘 이온주입 전(X1)과 후(X2)의 실리콘 기판 깊이에 따른 Si의 농도 변화를 보이는 그래프.
* 도면의 주요부분에 대한 도면부호의 설명
22, 28A: 게이트 23: 접합
26A, 29: 실리사이드층
상기와 같은 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 게이트 산화막 및 실리콘으로 이루어지는 제1 게이트를 형성하고, 상기 제1 게이트 양단의 상기 실리콘 기판 내에 소오스 드레인 접합을 형성하는 제1 단계; 상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리콘을 이온주입하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 금속막을 형성하는 제3 단계; 상기 금속막을 열처리하여 상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리사이드층을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 절연막을 형성하는 제5 단계; 상기 절연막 및 상기 제1 게이트 표면의 상기 실리사이드층을 화학적기계적 연마하여 상기 제1 게이트 표면을 노출시키는 제6 단계; 상기 제1 게이트 상에 그 면적이 크며 실리콘으로 이루어지는 제2 게이트를 형성하는 제7 단계; 및 상기 제2 게이트 표면에 실리사이드층을 형성하는 제8 단계를 포함하여 이루어진다.
본 발명은 실리사이드를 형성하기 전에 게이트와 실리콘 기판에 Si을 이온주입하여 Si의 농도를 국부적으로 증가시킴으로써 비화학양론적(non-stoichiometry) 특성을 구현한 상태에서 실리사이드를 형성하는데 특징이 있다. 게이트와 실리콘 기판 표면에 국부적으로 다량 존재하는 Si은 실리사이드 형성을 위한 급속열처리 과정에서 Ti 또는 Co 금속이 Si층으로 내확산되는 것을 효과적으로 억제한다. 이에 따라 접합 깊이가 감소하는 것을 방지하고 접합 누설전류의 증가를 방지할 수 있다.
또한 본 발명은 트랜지스터의 게이트를 제1 게이트와 그 보다 폭이 큰 제2 게이트의 이중 구조로 형성하여 게이트 상에 형성되는 실리사이드층의 면적을 증가시키는데 특징이 있다.
예를 들어 제1 게이트 상에 상대적으로 폭이 제2 게이트를 형성하고 제2 게이트 상부 표면에 Ti 실리사이드층을 형성할 경우에는 C49 상의 입자수가 증가되고, 그 결과 입계의 삼중점(Triple Point)의 수 역시 증가하여 Ti 실리사이드 형성을 위한 2차 열처리 과정에서 C49 상에서 C54 상으로의 상변화가 활발히 일어날 수 있는 여건을 조성해 줄 수 있다. 따라서, 안정한 실리사이드층을 형성할 수 있다.
또한, 제1 게이트 상에 상대적으로 폭이 큰 제2 게이트를 형성함으로써 게이트와 금속배선을 연결하기 위한 콘택 형성에서 중첩 마진(Overlap Margin)을 크게 향상시킬 수 있을 뿐만 아니라 게이트의 저항(Rs) 특성을 향상시킬 수 있다.
이하, 도3a 내지 도3i 그리고 도4를 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 상세하게 설명한다.
먼저 도3a에 도시한 바와 같이 실리콘 기판(20) 상에 게이트 산화막(21) 및 폴리실리콘막으로 이루어지는 제1 게이트(22)를 형성하고 실리콘 기판(20) 내에 소오스 드레인 접합(23)을 형성한 다음, 실리콘 기판(20) 상에 존재하는 산화막 성분을 모두 제거하기 위한 세정공정을 실시하고, Si 이온(25) 주입공정을 실시한다. 이러한 Si 이온 주입 공정에 의해 게이트(22) 및 접합(23) 표면에는 국부적으로 많은 양의 Si이 존재하게 된다. 도4는 실리콘 이온주입 전(X1)과 후(X2)의 실리콘 기판 깊이에 따른 Si의 농도 변화를 보이고 있다.
도3b는 전체 구조 상에 약 300 Å 두께의 Ti막(26)을 증착하고 약 730 ℃ 온도에서 20초간 1차 열처리 공정을 실시하여 C49 상의 티타늄 실리사이드층(도시하지 않음)을 형성하고 열처리 과정에서 형성된 TiN막을 제거한 것을 보이는 단면도이다. 열처리 과정에서 접합(23) 및 제1 게이트(22) 표면에 다량으로 존재하는 Si 이온에 의해 Ti 이온이 소오스 드레인 접합(23) 및 제1 게이트(22) 내부로 확산되는 것이 억제된다. 따라서 소오스 드레인 접합(23)의 깊이가 감소하는 것을 방지할 수 있다. 도면에서 도면부호 'A'는 Ti의 확산, B는 'Si'의 확산을 나타낸다.
이어서 도3c에 도시한 바와 같이 약 870 ℃ 온도에서 20초간 2차 열처리 공정을 실시하여 C54 상의 티타늄 실리사이드층(26A)을 형성하고, 실리사이드로 변하지 않고 잔류하는 Ti막을 제거한다.
다음으로 도3d에 도시한 바와 같이 전체 구조를 덮는 층간절연막(27)을 형성한다. 층간절연막(27)은 TEOS(tetraethyl orthosilicate)를 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 증착하여 형성하며, 실리콘 기판(20)으로부터 제1 게이트(22)의 높이(H1)를 고려하여 층간절연막(27)의 두께(H2)를 설정한다. 본 발명의 실시예에서는 게이트의 높이(H1)가 1800 Å일 때 층간절연막(27)의 두께(H2)는 3000 Å이 되도록 한다.
이어서 도3e에 도시한 바와 같이 층간절연막(27) 및 제1 게이트(22) 상의 Ti 실리사이드층(26A)을 화학적기계적연마(chemical mechanical polishing, CMP) 공정으로 제거하여 제1 게이트(22) 표면을 노출시킨다.
다음으로 도3f에 도시한 바와 같이 전체 구조 상에 폴리실리콘막(28)을 증착하고 제2 폴리실리콘막(28) 상에 식각마스크로 이용될 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 제1 게이트(22) 보다 크게 형성하여 제1 게이트(22)가 포토레지스트 패턴(PR)으로 덮이도록 한다.
다음으로 도3g에 도시한 바와 같이 폴리실리콘막(27)을 선택적으로 식각하여 상기 제1 게이트 보다 큰 제2 게이트(28A)를 형성하고 포토레지스트 패턴(PR)을 제거한다.
이어서 도3g에 도시한 바와 같이 Ti막 증착을 증착하고 1차 열처리한 다음, 1차 열처리 과정에서 형성된 TiN막을 제거하고, 2차 열처리 공정을 실시하여 제2 게이트(28A) 상에 C54상 Ti 실리사이드층을 형성한다.
반도체 소자의 고집적도 향상에 따라 미세 크기를 갖는 게이트에 안정적인실리사이드층을 형성하는 것은 매우 중요하다. 따라서 본 발명은 0.18 ㎛ 및 그 이하 크기의 논리소자 형성 공정에서 최소 채널길이(Minimum Channel Length)에 제한되지 않고 안정적인 실리사이드층을 형성할 수 있으며, 또한 도 3i에 보이는 바와 같이 게이트와 접하는 콘택의 중첩 여유도(G)를 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 이루어지는 본 발명은 접합 표면의 실리콘 농도를 증가시킨 상태에서 실리사이드층을 형성함으로써 실리사이드 형성에 따른 접합 깊이의 감소를 방지할 수 있다. 또한, 제1 게이트 상에 상기 제1 게이트 보다 상대적으로 큰 제2 게이트를 형성하고 제2 게이트 표면에 실리사이드층을 형성함으로써 0.18 ㎛ 이하의 작은 게이트 선폭을 갖는 소자에서도 안정한 실리사이드층 형성을 위한 면적을 확보할 수 있다. 그리고, 게이트와 콘택되는 배선 형성시 중첩 여유도를 보다 증가시킬 수 있다.
Claims (3)
- 삭제
- 반도체 소자 제조 방법에 있어서,실리콘 기판 상에 게이트 산화막 및 실리콘으로 이루어지는 제1 게이트를 형성하고, 상기 제1 게이트 양단의 상기 실리콘 기판 내에 소오스 드레인 접합을 형성하는 제1 단계;상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리콘을 이온주입하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 금속막을 형성하는 제3 단계;상기 금속막을 열처리하여 상기 제1 게이트 표면 및 상기 소오스 드레인 접합 표면에 실리사이드층을 형성하는 제4 단계;상기 제4 단계가 완료된 전체 구조 상에 절연막을 형성하는 제5 단계;상기 절연막 및 상기 제1 게이트 표면의 상기 실리사이드층을 화학적기계적 연마하여 상기 제1 게이트 표면을 노출시키는 제6 단계;상기 제1 게이트 상에 그 면적이 크며 실리콘으로 이루어지는 제2 게이트를 형성하는 제7 단계; 및상기 제2 게이트 표면에 실리사이드층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 금속막은 Ti 또는 Co으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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| KR100611114B1 (ko) * | 2001-01-17 | 2006-08-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221044A (ja) * | 1994-02-08 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JPH1055984A (ja) * | 1996-06-03 | 1998-02-24 | Texas Instr Inc <Ti> | チタンケイ化の注入による強化 |
| JPH10209078A (ja) * | 1997-01-24 | 1998-08-07 | Nec Corp | 半導体装置の製造方法 |
| JPH1126397A (ja) * | 1997-07-01 | 1999-01-29 | Sony Corp | 半導体装置の製造方法 |
-
1999
- 1999-12-28 KR KR1019990064031A patent/KR100341588B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH1126397A (ja) * | 1997-07-01 | 1999-01-29 | Sony Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR20010061535A (ko) | 2001-07-07 |
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