JPH07263690A - サリサイド構造を有する半導体装置とその製造方法 - Google Patents
サリサイド構造を有する半導体装置とその製造方法Info
- Publication number
- JPH07263690A JPH07263690A JP7956494A JP7956494A JPH07263690A JP H07263690 A JPH07263690 A JP H07263690A JP 7956494 A JP7956494 A JP 7956494A JP 7956494 A JP7956494 A JP 7956494A JP H07263690 A JPH07263690 A JP H07263690A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- oxide film
- substrate
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 シリサイドによるソース・ドレイン接合リー
クを発生しにくくする。 【構成】 ソース・ドレイン領域９，１０の表面にはチ
タンシリサイド層１１，１２がそれぞれ形成されてお
り、ゲート電極５の上面にもチタンシリサイド層１３が
形成されている。ソース・ドレイン領域では、シリサイ
ド層１１，１２とフィールド酸化膜２の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じＮ型不純物が導入されてソース・
ドレイン領域と一体となったＮ型拡散層１４，１５がそ
れぞれ形成されている。
クを発生しにくくする。 【構成】 ソース・ドレイン領域９，１０の表面にはチ
タンシリサイド層１１，１２がそれぞれ形成されてお
り、ゲート電極５の上面にもチタンシリサイド層１３が
形成されている。ソース・ドレイン領域では、シリサイ
ド層１１，１２とフィールド酸化膜２の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じＮ型不純物が導入されてソース・
ドレイン領域と一体となったＮ型拡散層１４，１５がそ
れぞれ形成されている。
Description
【０００１】
【産業上の利用分野】本発明はゲート電極上面とソース
・ドレイン領域表面にシリサイド層が形成されたサリサ
イド（SALICIDE（Self-Aligned Silicide）：自己整合
シリサイド）構造を有するＭＯＳ型半導体装置とその製
造方法に関するものである。
・ドレイン領域表面にシリサイド層が形成されたサリサ
イド（SALICIDE（Self-Aligned Silicide）：自己整合
シリサイド）構造を有するＭＯＳ型半導体装置とその製
造方法に関するものである。
【０００２】
【従来の技術】サリサイド構造は、ソース・ドレインや
ゲート電極の抵抗を下げることができ、またＰ型ポリシ
リコンゲート電極とＮ型ポリシリコンゲート電極の両方
のゲート電極を有する、いわゆるデュアルゲート構造の
半導体装置においては、両型のゲート電極を接続するこ
とができるなど、微細なＭＯＳ型半導体装置において有
効な技術として知られている。サリサイドは、ソース・
ドレイン領域の表面とゲート電極上面を自己整合的にシ
リサイド化する技術である。シリサイドとしてチタンシ
リサイドを形成する場合を例にして説明すると、ＬＤＤ
（Lightly DopedDrain）構造のＭＯＳトランジスタを形
成する工程に従って、ポリシリコンゲート電極の側面に
絶縁物のサイドウォール（ゲートサイドウォールとい
う）を設け、ゲート電極と：ゲートサイドウォール及び
フィールド酸化膜をマスクとして自己整合的に不純物を
導入してソース・ドレイン領域を形成した後、全面にス
パッタ法によりチタン膜を堆積し、ソース・ドレイン領
域とゲート電極上に露出したシリコンを熱処理によりチ
タンと反応させてシリサイド化する。その後、未反応の
チタンをエッチングにより除去すればサリサイド構造が
形成される。サリサイド構造にするとソース・ドレイン
及びゲート電極のシート抵抗を２〜４Ω／□と大幅に低
下させることができる。
ゲート電極の抵抗を下げることができ、またＰ型ポリシ
リコンゲート電極とＮ型ポリシリコンゲート電極の両方
のゲート電極を有する、いわゆるデュアルゲート構造の
半導体装置においては、両型のゲート電極を接続するこ
とができるなど、微細なＭＯＳ型半導体装置において有
効な技術として知られている。サリサイドは、ソース・
ドレイン領域の表面とゲート電極上面を自己整合的にシ
リサイド化する技術である。シリサイドとしてチタンシ
リサイドを形成する場合を例にして説明すると、ＬＤＤ
（Lightly DopedDrain）構造のＭＯＳトランジスタを形
成する工程に従って、ポリシリコンゲート電極の側面に
絶縁物のサイドウォール（ゲートサイドウォールとい
う）を設け、ゲート電極と：ゲートサイドウォール及び
フィールド酸化膜をマスクとして自己整合的に不純物を
導入してソース・ドレイン領域を形成した後、全面にス
パッタ法によりチタン膜を堆積し、ソース・ドレイン領
域とゲート電極上に露出したシリコンを熱処理によりチ
タンと反応させてシリサイド化する。その後、未反応の
チタンをエッチングにより除去すればサリサイド構造が
形成される。サリサイド構造にするとソース・ドレイン
及びゲート電極のシート抵抗を２〜４Ω／□と大幅に低
下させることができる。
【０００３】
【発明が解決しようとする課題】素子が微細化されるに
伴ってソース・ドレイン領域も浅く形成される傾向にあ
る。サリサイド工程において、ソース・ドレイン領域で
はチタンなどの電極材料金属とシリコン基板とを反応さ
せてシリサイド層を形成するため、シリサイドがソース
・ドレイン領域の拡散層を突き抜け、接合リークを引き
起こすことがある。この問題は、特にフィールド酸化膜
とのエッジ付近で多く発生し、素子の微細化にともない
ソース・ドレイン拡散層が浅くなるにつれてますます顕
著になってきている。
伴ってソース・ドレイン領域も浅く形成される傾向にあ
る。サリサイド工程において、ソース・ドレイン領域で
はチタンなどの電極材料金属とシリコン基板とを反応さ
せてシリサイド層を形成するため、シリサイドがソース
・ドレイン領域の拡散層を突き抜け、接合リークを引き
起こすことがある。この問題は、特にフィールド酸化膜
とのエッジ付近で多く発生し、素子の微細化にともない
ソース・ドレイン拡散層が浅くなるにつれてますます顕
著になってきている。
【０００４】本発明は微細な半導体装置において有効な
サリサイド構造を用いつつ、シリサイドによるソース・
ドレイン接合リークの発生しにくい構造の半導体装置そ
の製造方法を提供することを目的とするものである。
サリサイド構造を用いつつ、シリサイドによるソース・
ドレイン接合リークの発生しにくい構造の半導体装置そ
の製造方法を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置で
は、ポリシリコンゲート電極の側面には絶縁物のゲート
サイドウォールが形成され、ゲート電極の上面にはシリ
サイド層が形成されており、ソース・ドレイン領域のう
ち、フィールド酸化膜との境界領域を除いて半導体基板
のソース・ドレイン領域表面にはシリサイド層が形成さ
れている。ゲートサイドウォールはシリコン窒化膜であ
ることが好ましい。
は、ポリシリコンゲート電極の側面には絶縁物のゲート
サイドウォールが形成され、ゲート電極の上面にはシリ
サイド層が形成されており、ソース・ドレイン領域のう
ち、フィールド酸化膜との境界領域を除いて半導体基板
のソース・ドレイン領域表面にはシリサイド層が形成さ
れている。ゲートサイドウォールはシリコン窒化膜であ
ることが好ましい。
【０００６】本発明の製造方法は以下の工程（Ａ）から
（Ｇ）を含んでいる。（Ａ）シリコン基板に素子分離用
のフィールド酸化膜を形成し、素子形成領域の基板上に
ゲート酸化膜を形成した後、ポリシリコン膜を堆積し、
パターン化を施してゲート電極を形成する工程、（Ｂ）
ゲート電極とフィールド酸化膜をマスクとして基板にソ
ース・ドレイン用の不純物を注入する工程、（Ｃ）ゲー
ト電極を含む基板上に絶縁膜を堆積し、その絶縁膜にエ
ッチバックを施してゲート電極の側面に絶縁物のゲート
サイドウォールを形成する工程、（Ｄ）ゲート電極及び
ゲートサイドウォール並びにフィールド酸化膜をマスク
として基板に前記不純物と同じ導電型の不純物を前記不
純物よりも高濃度に注入する工程、（Ｅ）ゲート電極を
含む基板上に電極材料金属膜を堆積し、熱処理を施して
ゲート電極上及びソース・ドレイン領域の基板上にシリ
サイド層を形成した後、未反応の前記電極材料金属膜を
エッチングにより除去する工程、（Ｆ）フィールド酸化
膜の一部をエッチングし、ソース・ドレイン領域のシリ
サイド層周辺のシリコン基板を露出させる工程、（Ｇ）
露出したシリコン基板に前記不純物と同じ導電型の不純
物を導入する工程。
（Ｇ）を含んでいる。（Ａ）シリコン基板に素子分離用
のフィールド酸化膜を形成し、素子形成領域の基板上に
ゲート酸化膜を形成した後、ポリシリコン膜を堆積し、
パターン化を施してゲート電極を形成する工程、（Ｂ）
ゲート電極とフィールド酸化膜をマスクとして基板にソ
ース・ドレイン用の不純物を注入する工程、（Ｃ）ゲー
ト電極を含む基板上に絶縁膜を堆積し、その絶縁膜にエ
ッチバックを施してゲート電極の側面に絶縁物のゲート
サイドウォールを形成する工程、（Ｄ）ゲート電極及び
ゲートサイドウォール並びにフィールド酸化膜をマスク
として基板に前記不純物と同じ導電型の不純物を前記不
純物よりも高濃度に注入する工程、（Ｅ）ゲート電極を
含む基板上に電極材料金属膜を堆積し、熱処理を施して
ゲート電極上及びソース・ドレイン領域の基板上にシリ
サイド層を形成した後、未反応の前記電極材料金属膜を
エッチングにより除去する工程、（Ｆ）フィールド酸化
膜の一部をエッチングし、ソース・ドレイン領域のシリ
サイド層周辺のシリコン基板を露出させる工程、（Ｇ）
露出したシリコン基板に前記不純物と同じ導電型の不純
物を導入する工程。
【０００７】好ましくは、工程（Ｅ）で形成するシリサ
イド層はチタンシリサイド層であり、工程（Ｆ）でのフ
ィールド酸化膜のエッチングにはフッ酸（ＨＦ）を含む
水溶液を用い、その工程（Ｆ）でのエッチングの前に、
チタンシリサイド層の表面をナイトライド化する。
イド層はチタンシリサイド層であり、工程（Ｆ）でのフ
ィールド酸化膜のエッチングにはフッ酸（ＨＦ）を含む
水溶液を用い、その工程（Ｆ）でのエッチングの前に、
チタンシリサイド層の表面をナイトライド化する。
【０００８】
【作用】接合リークがソース・ドレイン領域とフィール
ド酸化膜との境界領域で発生しやすいことから、シリサ
イド層を形成した後、フィールド酸化膜の一部をエッチ
ングすることにより、フィールド酸化膜とソース・ドレ
イン領域の境界付近のシリコン基板を露出させ、そこに
ソース・ドレインと同じ導電型の不純物を導入すること
により、シリサイド層とソース・ドレイン接合部との距
離に余裕がでて、接合リークが防止される。
ド酸化膜との境界領域で発生しやすいことから、シリサ
イド層を形成した後、フィールド酸化膜の一部をエッチ
ングすることにより、フィールド酸化膜とソース・ドレ
イン領域の境界付近のシリコン基板を露出させ、そこに
ソース・ドレインと同じ導電型の不純物を導入すること
により、シリサイド層とソース・ドレイン接合部との距
離に余裕がでて、接合リークが防止される。
【０００９】そのような構造とする請求項３の製造方法
では、シリサイド形成後、そのシリサイドをマスクとし
てフィールド酸化膜の一部をエッチングしてソース・ド
レイン領域のシリサイド層周辺のシリコン基板を露出さ
せ、そこにイオン注入などにより不純物を導入する。こ
の工程でのフィールド酸化膜のエッチングはシリサイド
をマスクとしているので制御性がよく、また露出したシ
リコン基板への不純物導入は残ったシリサイドとフィー
ルド酸化膜がマスクとなるのでこれも制御性がよい。
では、シリサイド形成後、そのシリサイドをマスクとし
てフィールド酸化膜の一部をエッチングしてソース・ド
レイン領域のシリサイド層周辺のシリコン基板を露出さ
せ、そこにイオン注入などにより不純物を導入する。こ
の工程でのフィールド酸化膜のエッチングはシリサイド
をマスクとしているので制御性がよく、また露出したシ
リコン基板への不純物導入は残ったシリサイドとフィー
ルド酸化膜がマスクとなるのでこれも制御性がよい。
【００１０】フィールド酸化膜のエッチングにＨＦを含
む水溶液をエッチング液に用いた場合、マスクとなるシ
リサイド層のＨＦ耐性を向上させるために、シリサイド
としてチタンシリサイドを用い、チタンシリサイドの表
面をチタンナイトライド化している。これにより、チタ
ンシリサイドのＨＦ耐性を向上させ、制御性よくフィー
ルド酸化膜の一部をエッチングすることができる。
む水溶液をエッチング液に用いた場合、マスクとなるシ
リサイド層のＨＦ耐性を向上させるために、シリサイド
としてチタンシリサイドを用い、チタンシリサイドの表
面をチタンナイトライド化している。これにより、チタ
ンシリサイドのＨＦ耐性を向上させ、制御性よくフィー
ルド酸化膜の一部をエッチングすることができる。
【００１１】フィールド酸化膜の一部をエッチングする
際、ゲートサイドウォールもエッチングされると、チャ
ネル部周辺のシリコン基板も露出してしまい、そこに工
程（Ｇ）での不純物導入の際に不純物が導入されるとト
ランジスタ特性に影響が現われる。そのため、ゲートサ
イドウォールをシリコン窒化膜とすれば、フィールド酸
化膜を選択的にエッチングし、ゲートサイドウォールの
エッチングを防ぐことができるので、トランジスタ特性
の変化を抑えるのに有効である。
際、ゲートサイドウォールもエッチングされると、チャ
ネル部周辺のシリコン基板も露出してしまい、そこに工
程（Ｇ）での不純物導入の際に不純物が導入されるとト
ランジスタ特性に影響が現われる。そのため、ゲートサ
イドウォールをシリコン窒化膜とすれば、フィールド酸
化膜を選択的にエッチングし、ゲートサイドウォールの
エッチングを防ぐことができるので、トランジスタ特性
の変化を抑えるのに有効である。
【００１２】
【実施例】図１は一実施例を表わす。シリコン基板１の
表面で素子分離用フィールド酸化膜２で分離された素子
形成領域には、ＬＤＤ構造のソース・ドレインが形成さ
れている。いま、この実施例をＮＭＯＳトランジスタで
あるとして説明する。
表面で素子分離用フィールド酸化膜２で分離された素子
形成領域には、ＬＤＤ構造のソース・ドレインが形成さ
れている。いま、この実施例をＮＭＯＳトランジスタで
あるとして説明する。
【００１３】ソース・ドレイン領域となる高濃度Ｎ型拡
散層９，１０は接合深さが約０．１５μｍの浅い接合と
して形成されている。拡散層９，１０のチャネル領域側
につながってそれぞれ拡散層９，１０よりも接合深さが
浅く、不純物濃度も低いＮ型拡散層６，７が形成されて
いる。チャネル領域上にはゲート酸化膜３を介してその
上にリンがドープされたＮ型ポリシリコンゲート電極５
が形成され、ゲート電極５の側面にはシリコン窒化膜に
てなるゲートサイドウォール８が形成されている。
散層９，１０は接合深さが約０．１５μｍの浅い接合と
して形成されている。拡散層９，１０のチャネル領域側
につながってそれぞれ拡散層９，１０よりも接合深さが
浅く、不純物濃度も低いＮ型拡散層６，７が形成されて
いる。チャネル領域上にはゲート酸化膜３を介してその
上にリンがドープされたＮ型ポリシリコンゲート電極５
が形成され、ゲート電極５の側面にはシリコン窒化膜に
てなるゲートサイドウォール８が形成されている。
【００１４】ソース・ドレイン領域９，１０の表面には
チタンシリサイド層１１，１２がそれぞれ形成されてお
り、ゲート電極５の上面にもチタンシリサイド層１３が
形成されている。ソース・ドレイン領域では、シリサイ
ド層１１，１２とフィールド酸化膜２の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じＮ型不純物が導入されてソース・
ドレイン領域と一体となったＮ型拡散層１４，１５がそ
れぞれ形成されている。１６はＰＳＧ膜などにてなる層
間絶縁膜であり、層間絶縁膜１６に設けられたコンタク
トホールを介してメタル配線１７，１８がソース・ドレ
イン領域に接続されている。
チタンシリサイド層１１，１２がそれぞれ形成されてお
り、ゲート電極５の上面にもチタンシリサイド層１３が
形成されている。ソース・ドレイン領域では、シリサイ
ド層１１，１２とフィールド酸化膜２の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じＮ型不純物が導入されてソース・
ドレイン領域と一体となったＮ型拡散層１４，１５がそ
れぞれ形成されている。１６はＰＳＧ膜などにてなる層
間絶縁膜であり、層間絶縁膜１６に設けられたコンタク
トホールを介してメタル配線１７，１８がソース・ドレ
イン領域に接続されている。
【００１５】次に、図２と図３によりこの実施例を製造
する方法について説明する。 （Ａ）Ｐ型シリコン基板１の素子分離領域にボロンを注
入してチャネルストッパ層（図示略）を形成し、その素
子分離領域にフィールド酸化膜２を選択的に形成する。
フィールド酸化膜２で分離された素子形成領域にはゲー
ト酸化膜３を形成し、フィールド酸化膜２及びゲート酸
化膜３上からリンをドープしたポリシリコン膜４を堆積
する。
する方法について説明する。 （Ａ）Ｐ型シリコン基板１の素子分離領域にボロンを注
入してチャネルストッパ層（図示略）を形成し、その素
子分離領域にフィールド酸化膜２を選択的に形成する。
フィールド酸化膜２で分離された素子形成領域にはゲー
ト酸化膜３を形成し、フィールド酸化膜２及びゲート酸
化膜３上からリンをドープしたポリシリコン膜４を堆積
する。
【００１６】（Ｂ）写真製版とエッチングによりポリシ
リコン膜４をパターン化してゲート電極５を形成する。 （Ｃ）ゲート電極５をマスクとして基板にリンをイオン
注入し、ＬＤＤ構造の低濃度拡散層Ｎ-層６，７を形成
する。ここでのイオン注入条件は、エネルギーが１０〜
６０ＫｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2である。その後、ゲート電極を含む基板上にシリコン
窒化膜を堆積し、エッチバックを施してゲート電極の側
面にゲートサイドウォール８を残す。
リコン膜４をパターン化してゲート電極５を形成する。 （Ｃ）ゲート電極５をマスクとして基板にリンをイオン
注入し、ＬＤＤ構造の低濃度拡散層Ｎ-層６，７を形成
する。ここでのイオン注入条件は、エネルギーが１０〜
６０ＫｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2である。その後、ゲート電極を含む基板上にシリコン
窒化膜を堆積し、エッチバックを施してゲート電極の側
面にゲートサイドウォール８を残す。
【００１７】（Ｄ）ゲート電極５とゲートサイドウォー
ル８をマスクとして基板に砒素を注入してソース・ドレ
イン領域となるＬＤＤ構造の高濃度拡散層Ｎ+層９，１
０を形成する。Ｎ+層９，１０は活性化後の接合深さが
約０．１５μｍとなるように、注入エネルギー及びその
後の熱処理条件を設定する。ここでのイオン注入条件
は、エネルギーが２０〜５０ＫｅＶ、ドーズ量が１×１
０15〜１×１０16／ｃｍ2である。
ル８をマスクとして基板に砒素を注入してソース・ドレ
イン領域となるＬＤＤ構造の高濃度拡散層Ｎ+層９，１
０を形成する。Ｎ+層９，１０は活性化後の接合深さが
約０．１５μｍとなるように、注入エネルギー及びその
後の熱処理条件を設定する。ここでのイオン注入条件
は、エネルギーが２０〜５０ＫｅＶ、ドーズ量が１×１
０15〜１×１０16／ｃｍ2である。
【００１８】（Ｅ）ゲート電極を含む基板上にスパッタ
法によりチタンを約４００Åの厚さに堆積し、窒素雰囲
気中、７００℃で３０秒間のランプアニールを行ない、
ソース・ドレイン領域９，１０とゲート電極５に露出し
たシリコンとチタンを反応させ、選択的にチタンシリサ
イド化を行なう。その後、未反応のチタンをアンモニア
と過酸化水素の混合溶液をエッチング液として選択的に
除去し、その後さらに窒素雰囲気中、８５０℃で３０秒
間のランプアニールを行ない、低抵抗で安定したチタン
シリサイド層１１，１２，１３を形成する。
法によりチタンを約４００Åの厚さに堆積し、窒素雰囲
気中、７００℃で３０秒間のランプアニールを行ない、
ソース・ドレイン領域９，１０とゲート電極５に露出し
たシリコンとチタンを反応させ、選択的にチタンシリサ
イド化を行なう。その後、未反応のチタンをアンモニア
と過酸化水素の混合溶液をエッチング液として選択的に
除去し、その後さらに窒素雰囲気中、８５０℃で３０秒
間のランプアニールを行ない、低抵抗で安定したチタン
シリサイド層１１，１２，１３を形成する。
【００１９】（Ｆ）窒素雰囲気中、８００℃で１０分間
の炉中アニールを行ない、チタンシリサイド層１１，１
２，１３の表面をチタンナイトライド化する。その後、
ＨＦ溶液を用いてフィールド酸化膜２を１０００〜５０
００Å、例えば約２０００Åの厚さにわたってエッチン
グする。このとき、チタンシリサイド層１１，１２，１
３の表面はＨＦ耐性の強いチタンナイトライドとなって
おり、またゲートサイドウォール８もＨＦ耐性の強いシ
リコン窒化膜であるので、フィールド酸化膜２のみがＨ
Ｆ溶液により選択的にエッチングされる。
の炉中アニールを行ない、チタンシリサイド層１１，１
２，１３の表面をチタンナイトライド化する。その後、
ＨＦ溶液を用いてフィールド酸化膜２を１０００〜５０
００Å、例えば約２０００Åの厚さにわたってエッチン
グする。このとき、チタンシリサイド層１１，１２，１
３の表面はＨＦ耐性の強いチタンナイトライドとなって
おり、またゲートサイドウォール８もＨＦ耐性の強いシ
リコン窒化膜であるので、フィールド酸化膜２のみがＨ
Ｆ溶液により選択的にエッチングされる。
【００２０】（Ｇ）フィールド酸化膜２をエッチングす
ることによりチタンシリサイド層１１，１２の周辺に露
出したシリコン基板にリンをイオン注入し、ソース・ド
レイン領域９，１０と同じＮ型拡散層１４，１５を形成
する。このときのリン注入は、１０〜１２０ＫｅＶ、例
えば６０ＫｅＶのエネルギーで行なう。このエネルギー
ではチタンシリサイド層１１，１２は注入マスクとして
働き、チタンシリサイド層１１，１２周辺に露出したシ
リコン基板のみにリンが注入される。
ることによりチタンシリサイド層１１，１２の周辺に露
出したシリコン基板にリンをイオン注入し、ソース・ド
レイン領域９，１０と同じＮ型拡散層１４，１５を形成
する。このときのリン注入は、１０〜１２０ＫｅＶ、例
えば６０ＫｅＶのエネルギーで行なう。このエネルギー
ではチタンシリサイド層１１，１２は注入マスクとして
働き、チタンシリサイド層１１，１２周辺に露出したシ
リコン基板のみにリンが注入される。
【００２１】（Ｈ）通常のＬＳＩ工程により層間絶縁膜
１６を形成し、コンタクトホールを形成した後、アルミ
ニウム系のメタル配線１６，１７を形成する。上記の実
施例はＮチャネルＭＯＳＦＥＴに関するものであるが、
ＰチャネルＭＯＳＦＥＴでもＣＭＯＳ半導体装置でも本
発明を同様に適用することができる。
１６を形成し、コンタクトホールを形成した後、アルミ
ニウム系のメタル配線１６，１７を形成する。上記の実
施例はＮチャネルＭＯＳＦＥＴに関するものであるが、
ＰチャネルＭＯＳＦＥＴでもＣＭＯＳ半導体装置でも本
発明を同様に適用することができる。
【００２２】
【発明の効果】本発明の半導体装置はサリサイド構造を
有し、ソース・ドレイン領域上に形成されたシリサイド
周辺のシリコン基板に、ソース・ドレインと同じ導電型
の不純物領域が形成されているため、シリサイド層とソ
ース・ドレイン接合部との距離に余裕があり、接合リー
クが防止される。本発明の製造方法ではゲート電極上及
びソース・ドレイン領域の基板上にシリサイド層を形成
した後、フィールド酸化膜の一部をエッチングすること
によりソース・ドレイン領域のシリサイド層周辺のシリ
コン基板を露出させ、その露出したシリコン基板にソー
ス・ドレインと同じ導電型の不純物を導入するようにし
たので、シリサイド層周辺への不純物導入を自己整合的
に制御性よく行なうことができる。
有し、ソース・ドレイン領域上に形成されたシリサイド
周辺のシリコン基板に、ソース・ドレインと同じ導電型
の不純物領域が形成されているため、シリサイド層とソ
ース・ドレイン接合部との距離に余裕があり、接合リー
クが防止される。本発明の製造方法ではゲート電極上及
びソース・ドレイン領域の基板上にシリサイド層を形成
した後、フィールド酸化膜の一部をエッチングすること
によりソース・ドレイン領域のシリサイド層周辺のシリ
コン基板を露出させ、その露出したシリコン基板にソー
ス・ドレインと同じ導電型の不純物を導入するようにし
たので、シリサイド層周辺への不純物導入を自己整合的
に制御性よく行なうことができる。
【図１】一実施例を示す断面図である。
【図２】一実施例の製造方法の前半部を示す工程断面図
である。
である。
【図３】同実施例の製造方法の後半部を示す工程断面図
である。
である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ５ ポリシリコンゲート電極 ６，７ Ｎ-拡散層 ８ ゲートサイドウォール ９，１０ Ｎ+拡散層 １１，１２，１３ チタンシリサイド層 １４，１５ シリサイド層の周辺部に導入されたＮ型
拡散層
拡散層
Claims (5)
- 【請求項１】 ポリシリコンゲート電極の側面には絶縁
物のサイドウォールが形成され、ゲート電極の上面には
シリサイド層が形成されており、ソース・ドレイン領域
のうち、フィールド酸化膜との境界領域を除いて半導体
基板のソース・ドレイン領域表面にはシリサイド層が形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記サイドウォールがシリコン窒化膜で
ある請求項１に記載の半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｇ）を含むこと
を特徴とする半導体装置の製造方法。（Ａ）シリコン基
板に素子分離用のフィールド酸化膜を形成し、素子形成
領域の基板上にゲート酸化膜を形成した後、ポリシリコ
ン膜を堆積し、パターン化を施してゲート電極を形成す
る工程、（Ｂ）ゲート電極とフィールド酸化膜をマスク
として基板にソース・ドレイン用の不純物を注入する工
程、（Ｃ）ゲート電極を含む基板上に絶縁膜を堆積し、
その絶縁膜にエッチバックを施してゲート電極の側面に
絶縁物のサイドウォールを形成する工程、（Ｄ）ゲート
電極及びサイドウォール並びにフィールド酸化膜をマス
クとして基板に前記不純物と同じ導電型の不純物を前記
不純物よりも高濃度に注入する工程、（Ｅ）ゲート電極
を含む基板上に電極材料金属膜を堆積し、熱処理を施し
てゲート電極上及びソース・ドレイン領域の基板上にシ
リサイド層を形成した後、未反応の前記電極材料金属膜
をエッチングにより除去する工程、（Ｆ）フィールド酸
化膜の一部をエッチングし、ソース・ドレイン領域のシ
リサイド層周辺のシリコン基板を露出させる工程、
（Ｇ）露出したシリコン基板に前記不純物と同じ導電型
の不純物を導入する工程。 - 【請求項４】 前記工程（Ｅ）で形成するシリサイド層
はチタンシリサイド層であり、前記工程（Ｆ）でのフィ
ールド酸化膜のエッチングにはフッ酸を含む水溶液を用
い、その工程（Ｆ）でのエッチングの前に、チタンシリ
サイド層の表面をナイトライド化する請求項３に記載の
半導体装置の製造方法。 - 【請求項５】 ゲート電極の側面に形成するサイドウォ
ールはシリコン窒化膜である請求項４に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7956494A JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7956494A JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263690A true JPH07263690A (ja) | 1995-10-13 |
Family
ID=13693513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7956494A Pending JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263690A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074939A (en) * | 1997-02-27 | 2000-06-13 | Nec Corporation | Method for fabricating semiconductor device |
| US6518625B1 (en) | 1997-06-18 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| US7307320B2 (en) | 2005-11-07 | 2007-12-11 | Samsung Electronics Co., Ltd. | Differential mechanical stress-producing regions for integrated circuit field effect transistors |
| KR101044609B1 (ko) * | 2003-12-01 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체소자 및 그 형성방법 |
-
1994
- 1994-03-25 JP JP7956494A patent/JPH07263690A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074939A (en) * | 1997-02-27 | 2000-06-13 | Nec Corporation | Method for fabricating semiconductor device |
| US6518625B1 (en) | 1997-06-18 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| KR101044609B1 (ko) * | 2003-12-01 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체소자 및 그 형성방법 |
| US7307320B2 (en) | 2005-11-07 | 2007-12-11 | Samsung Electronics Co., Ltd. | Differential mechanical stress-producing regions for integrated circuit field effect transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3238551B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH05326552A (ja) | 半導体素子およびその製造方法 | |
| US6261912B1 (en) | Method of fabricating a transistor | |
| JP2000232075A (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JPH09199720A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JPH0581051B2 (ja) | ||
| JPH0637309A (ja) | 半導体装置の製造方法 | |
| JP2897555B2 (ja) | 半導体装置の製造方法 | |
| US6709959B2 (en) | Semiconductor device having a shallow junction and a fabrication process thereof | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| US6013554A (en) | Method for fabricating an LDD MOS transistor | |
| US6194298B1 (en) | Method of fabricating semiconductor device | |
| KR100267398B1 (ko) | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 | |
| JPH0964349A (ja) | 高融点シリサイドを持つ半導体装置とその製造方法 | |
| KR19980070637A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JPH07153939A (ja) | 半導体素子およびその製造方法 | |
| JPH08288504A (ja) | 半導体装置の製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JP2583399B2 (ja) | 半導体装置の製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| KR100898257B1 (ko) | 반도체 소자의 제조방법 |