JPH10242081A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10242081A
JPH10242081A JP9213718A JP21371897A JPH10242081A JP H10242081 A JPH10242081 A JP H10242081A JP 9213718 A JP9213718 A JP 9213718A JP 21371897 A JP21371897 A JP 21371897A JP H10242081 A JPH10242081 A JP H10242081A
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JP
Japan
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silicon
manufacturing
refractory metal
atoms
semiconductor device
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JP9213718A
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Takashi Nagano
隆史 永野
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Sony Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides

Abstract

(57)【要約】 （修正有） 【課題】 素子の微細化が進行しても、リーク電流を伴
うことなく、浅い拡散層におけるシート抵抗の低減化を
図る。 【解決手段】 シリコンイオン６２の注入によりコバル
ト膜６１中にシリコン原子が打ち込まれると共に、コバ
ルト／シリコン界面６１ａでのシリコン結晶が破壊され
る。この結晶破壊により、コバルトシリサイド膜へのシ
リサイド化反応で消費されるシリコン原子を結晶状態で
はない原子として単独で存在する状態とし、シリサイド
化反応の活性化エネルギーを減少させる。シリサイド化
反応を短時間で終了させることができるので、コバルト
膜６１の表面酸化による膜厚の減少を防ぐと共に、シリ
サイド化反応に消費されるコバルトの量を減少させずに
膜厚の厚いコバルトシリサイド膜を形成することができ
る。これによりコバルトシリサイド膜のシート抵抗値を
小さくすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン（Ｓｉ）
材料により形成された半導体基板上に高融点金属シリサ
イド層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳ（Metal Oxide Semiconduc
tor)型電界効果トランジスタ（以下、ＭＯＳトランジス
タという）では、所謂半導体製造におけるスケーリング
法則に従って微細化されるに伴い、ＭＯＳトランジスタ
の不純物層（ソース領域およびドレイン領域）の深さを
浅くすることが課題となっている。これは、ＭＯＳトラ
ンジスタのゲート配線の幅を縮小化していることから、
短チャネル効果を抑制し、ソース・ドレイン耐圧を劣化
させないためには不純物層の深さを浅く形成することが
効果的であるからである。しかし、不純物層が浅くなる
に伴い、ソース領域およびドレイン領域のシート抵抗が
増大し、ＭＯＳトランジスタの電流駆動能力が低下す
る。つまりＭＯＳトランジスタの応答速度が劣化すると
いう問題が生じている。
【０００３】そこで、その対策として、例えばソース領
域およびドレイン領域を形成するためのイオン注入工程
を行った後、熱処理としてエキシマレーザ光を照射して
エキシマレーザアニール処理を行う方法が提案されてい
る。エキシマレーザ光を基板に照射すると基板はその極
表面だけが短時間に加熱されるので、エキシマレーザア
ニール処理は浅い接合を形成するのに好適である。更
に、エキシマレーザアニール処理は高温で行うため、Ｒ
ＴＰ（Rapid Thermal Processing，急速熱処理）と比較
して、不純物層の結晶性は優れたものとなり、抵抗値の
低いソース領域およびドレイン領域が形成される。しか
しながら、接合深さと抵抗値とは相反する関係にあるた
め、エキシマレーザアニール処理を行っても低抵抗化に
は限界がある。
【０００４】また、ソース領域およびドレイン領域の低
抵抗化を図る方法として、不純物層の表層に高融点金属
による金属シリサイド層、例えばチタンシリサイド（Ｔ
ｉＳｉ2 ）層を形成する、所謂サリサイド（Self Aling
ed Silicide ）プロセスが、IEEE TRANSACTIONS ON ERE
CTRON DEVICE．（Vol ．３８，NO．2 ，FEBRURY 1991Ch
in −Yuan Lu ，Janmye James sung ，Ruichen Liu ，N
un −Sian Tsai ，Ranbir Singh，Steaven J.Hillenius
and Howard C.Kirsch p.246-253 ）に開示されてい
る。しかしながら、このサリサイドプロセスでは、チタ
ンシリサイド層と半導体基板との間の電流リークを防ぐ
必要があるために不純物層を浅く形成することができな
い。不純物層を浅くした場合には、チタンシリサイド層
が半導体基板に突き抜けてしまう。すなわち、このサリ
サイドプロセスではソース領域およびドレイン領域の低
抵抗化は実現できるが、チタンシリサイド層と半導体基
板との間の電流リークの問題が生じる。従って、チタン
シリサイドが突き抜けない程度の深さの不純物層を形成
する必要がある。このようにソース領域およびドレイン
領域を低抵抗化するためにはエキシマレーザアニール処
理あるいはサリサイドプロセスを行っても一長一短があ
るという問題があった。
【０００５】
【発明が解決しようとする課題】そこで、浅いソース・
ドレインの不純物層を突き抜けない程度に、十分に薄い
チタンシリサイド層を形成する方法として、２０ｎｍ以
下のチタン（Ｔｉ）極薄膜を不純物層上に堆積し、シリ
コン基板と反応させてチタンシリサイド薄膜を形成する
方法が提案されている。しかしこの場合も、日経マイク
ロデバイス編「低電力ＬSIの技術白書…１ミリ・ワット
への挑戦」（ｐ．218-222 ）に記されているように、チ
タン極薄膜をシリサイド化する場合、活性化エネルギー
はより高くなり、低抵抗な層を安定的に得ることができ
ない。低抵抗なチタンシリサイド薄膜層を得るために
は、より高温での熱処理を必要とするが、この高温熱処
理のためにチタンシリサイドが凝集し、低抵抗なチタン
シリサイド層が得られなくなるという問題が生じる。
【０００６】ここで、凝集の無い高融点金属膜シリサイ
ド層として、コバルトシリサイド（ＣｏＳｉ2 ）層を用
いることが、例えばＩＥＤＭ′９５（Tech Dig.,K.Goto
etal.,p. 449-452）に提案されている。この場合も、
コバルトシリサイドのスパイクが局所的に成長すること
を抑制し、電流リークの増大を防ぐことが課題となって
いる。コバルトシリサイドのスパイクの成長は、積層膜
（ＴｉＮ／Ｃｏ）からコバルトシリサイド層を形成する
場合に顕著になり、コバルト（Ｃｏ）単層膜からコバル
トシリサイド層を形成する場合にはスパイクの成長は見
られない。しかし、コバルト単層膜からでは低抵抗なコ
バルトシリサイド層を得ることはできないという問題が
ある。
【０００７】以上説明したように、いずれにしても、素
子の微細化によって不純物領域の接合深さはますます浅
くなり、それに伴いシリサイド膜の膜厚もますます薄く
なっており、従来の素子構造では上述の問題が常に付随
することとなる。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、素子の微細化が進行してもリーク電
流を伴うことなく、浅い不純物層におけるシート抵抗の
低減化を図ることができ、素子の応答速度を向上させる
ことができる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、シリコン材料により形成された半導体基
板の表面に高融点金属膜を形成する工程と、高融点金属
膜上から原子または分子イオンのイオン注入を行うこと
により高融点金属膜と半導体基板との界面の近傍領域の
結晶を破壊させる工程と、高融点金属膜のシリサイド化
のための熱処理を行うことにより高融点金属シリサイド
層を形成する工程とを含むものである。注入するイオン
としては、シリコンイオン（Ｓｉ+ ）を用いることが望
ましく、更には、ホウ素等の増速拡散の抑制効果を有す
る原子をイオン化したものを含むイオン（フッ化シリコ
ンイオン（ＳｉＦ+ ），フッ化物イオン（Ｆ+ ）等）を
用いるようにしてもよい。本発明では、シリサイド化の
反応を促進させるために、イオン注入により形成される
空孔および格子間原子の単位面積当りの総量を、高融点
金属膜のシリサイド化の際に消費されるシリコン原子の
単位面積当りの量と同等もしくはそれ以上とし、特に、
シリコンイオンを注入する場合には、イオン注入により
打ち込まれるシリコン原子と、イオン注入により形成さ
れた空孔および格子間原子の単位面積当りの総量を、高
融点金属膜のシリサイド化の際に消費されるシリコン原
子の単位面積当りの量と同等もしくはそれ以上とするこ
とが望ましい。
【００１０】本発明による半導体装置の製造方法では、
半導体基板（シリコン基板）の表面に高融点金属膜を形
成したのち高融点金属膜上からシリコンイオン等のイオ
ン注入が行われ、高融点金属膜と半導体基板との界面の
近傍領域の結晶が破壊される。これにより高融点金属と
シリコンとが反応しやすくなり、そのためシリサイド化
反応が短時間で終了する。従って、高融点金属膜の表面
酸化による膜厚の減少が抑制されると共に、シリサイド
化反応に消費される高融点金属の量を減少させることな
く膜厚の厚い高融点金属膜シリサイド層が形成され、シ
ート抵抗値の小さな高融点金属シリサイド層が形成され
る。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１２】具体的な実施の形態の説明に先立ち、ま
ず、本発明の基本的な原理について説明する。本発明で
は極薄膜の高融点金属シリサイド層をリーク電流の増大
を伴うことなく、安定的に、ソース領域およびドレイン
領域の浅い不純物層上に形成すると共に０．１μｍ以下
のゲート電極上にも抵抗値の低い高融点金属シリサイド
層を形成するものである。以下、その原理について説明
する。
【００１３】図５（ａ），（ｂ）はコバルトシリサイド
層の形成工程を説明するための基板の断面を表してい
る。まず、図５（ａ）に示したように、シリコン基板６
０上に例えばスパッタリング法により高融点金属膜、例
えば膜厚１０ｎｍのコバルト膜６１を形成した後、この
コバルト膜６１の上からシリコンイオン６２のイオン注
入（エネルギー：１０ｋｅＶ，ドーズ量：３×１０16／
ｃｍ2 ）を行う。図５（ｂ）は、シリコンイオン注入後
のシリコン基板６０における結晶破壊の状況を表したも
のである。シリコンイオン６２の注入によりコバルト膜
６１中にシリコン原子が打ち込まれると共に、コバルト
／シリコン界面６１ａにおけるシリコン結晶が破壊され
る。ここで、イオン注入エネルギーは、一般に、イオン
注入する原子（または分子）の原子量（または分子量）
がＮである場合にＮｋｅＶ以下というように、原子量
（または分子量）に応じて決定される。例えば、シリコ
ンは原子量が２８であるので、シリコンイオンのイオン
注入エネルギーは２８ｋｅＶ以下とすればよい。特に、
イオン注入エネルギーを２０ｋｅＶ以下、好ましくは１
０ｋｅＶ程度とした場合には、コバルト／シリコン界面
６１ａから４0 ｎｍ以内の深さの領域ではシリコン基板
６０の結晶破壊が効果的に行われる。これにより、低抵
抗で細線効果のないコバルトシリサイド層を得ることが
できる。また、イオン注入エネルギーを２０ｋｅＶ以下
とすることにより、結晶欠陥による接合リークが抑制さ
れる。
【００１４】更に、低抵抗で細線効果のないコバルトシ
リサイド層を生成するメカニズムについてより具体的に
説明する。シリコン原子のイオンをコバルト膜６１中に
注入すると、シリコン基板６０の結晶が破壊される。こ
の結晶破壊によりコバルトシリサイド層へのシリサイド
化反応で消費されるシリコン原子が結晶状態ではない、
原子として単独で存在する状態（非晶質状態）となり、
シリサイド化反応の活性化エネルギーを減少させる。す
なわち、シリサイド化反応時にシリコン結晶の結合手を
切る必要がなくなり、これによりシリサイド化反応を短
時間で終了させることができる。従って、コバルト膜６
１の表面酸化による膜厚の減少を防ぐと共に、シリサイ
ド化反応に消費されるコバルトの量を減少させずに膜厚
の厚いコバルトシリサイド層を形成することができる。
これによりコバルトシリサイド層のシート抵抗値を小さ
くすることができる。また、コバルト／シリコン界面６
１ａにおけるシリコン結晶も同時に破壊されているた
め、コバルト膜６１の成膜前にコバルト／シリサイド界
面６１ａに成長した自然酸化膜も破壊し、これによりコ
バルトとシリコンとの反応が容易に起こるため、結晶粒
の小さなコバルトシリサイドを形成することができる。
よって、０．１μｍ以下の細い線幅のゲート電極まで安
定的にコバルトシリサイド層を成長させて低抵抗化を実
現することができる。
【００１５】図６は、シリコン基板上に１０ｎｍのコバ
ルト膜を成膜し、このコバルト膜上からコバルト膜内へ
シリコンのイオン注入を行った際のシミュレーションの
結果を表したものである。ここで、実線はイオン注入を
行ったシリコン原子の分布状態、破線は空孔の分布状
態、一点鎖線は格子間原子の分布状態をそれぞれ表すも
のである。なお、シリコンのイオン注入の条件は１０ｋ
ｅＶ，３×１０16／ｃｍ2 とした。これにより打ち込ま
れたシリコンイオンの濃度分布は図に実線で示したよう
にコバルト表面からの深さｄ1 （図５（ｂ））１０ｎｍ
の範囲内に、そのピーク値（ＲP ）をもつようになる。
コバルト／シリコン界面６１ａからの深さｄ2 が１０ｎ
ｍ以内の領域Ｄでのシリコン結晶の破壊状況は完全な非
晶質状態であり、このとき空孔および格子間原子の総和
はシリコン結晶の単位体積当りの原子数の５×１０22／
ｃｍ3 以上である。すなわち、十分にコバルト／シリコ
ン界面の自然酸化膜が破壊されていることがわかる。ま
た、打ち込まれたシリコン原子並びに空孔および格子間
原子の総和は、コバルト表面からの深さｄ1 が４０ｎｍ
（シリコン／コバルト界面からの深さｄ2 が３０ｎｍ）
の領域で単位面積当り１．８×１０17／ｃｍ2 である。
この総和は１０ｎｍのコバルトを全てコバルトシリサイ
ドにシリサイド化するために必要な単位面積当りのシリ
コン原子の量＝１．８２×１０17／ｃｍ2 と同等であ
る。従って、シリサイド化反応時の活性化エネルギーが
十分に下げられていることがわかる。
【００１６】図７は薄い不純物領域におけるシート抵抗
の線幅依存性の実験結果を表したものである。ここで、
Ａ，Ｂ共にシリコン基板上に１０ｎｍのコバルト膜を形
成した後にシリサイド化を行った結果であるが、Ａはシ
リコンイオンの注入を行わなかった場合、また、Ｂはコ
バルト膜を形成した後、このコバルト膜上から注入エネ
ルギー１０ｋｅＶ，ドーズ量３×１０16／ｃｍ2 の条件
でシリコンイオンの注入を行った場合の結果をそれぞれ
表している。なお、シリサイド化は、５５０℃で３０秒
間加熱した後、更に８００℃で３０秒間加熱することに
より行った。この図から明らかなように、シリコンイオ
ンの注入を行わなかった場合（Ａ）では線幅の依存性が
あり、線幅が０．１μｍ以下になるとシート抵抗値が大
きくなる。これに対し、シリコンイオンの注入を行った
場合（Ｂ）では、膜厚１０ｎｍのコバルト膜から形成さ
れるコバルトシリサイド層（膜厚約３５ｎｍ）のシート
抵抗値は５〜６Ω／□であり、この値は線幅０．１μｍ
以下まで同じである。すなわちシリコンイオンの注入を
行った場合には線幅依存性が無いことがわかる。
【００１７】以上のことは後述のシリコンイオン以外
の、増速拡散抑制効果を有する原子をイオン化したイオ
ンを含むイオン（フッ化シリコンイオン（ＳｉＦ+ ），
フッ化物イオン（Ｆ+ ））を用いた場合も同様である。
【００１８】本発明は、このような結果を利用し、膜厚
２０ｎｍ以下（好ましくは１０ｎｍ以下）の極薄の高融
点金属膜を用いて高融点金属シリサイド層を形成する工
程において、シリコンイオン，フッ化シリコンイオン，
フッ化物イオンのうちのいずれか、あるいはシリコンイ
オンおよびフッ化物イオンを同時にイオン注入すること
により、高融点金属シリサイド層のシート抵抗値を小さ
くすると共に、０．１μｍ以下の線幅の小さい領域まで
このシート抵抗値の線幅依存性を無くすものである。高
融点金属膜の膜厚が２０ｎｍを越えると深い位置までシ
リサイド化され、接合リークが発生する虞れが生じる。
しかし、２０ｎｍ以下では、７０ｎｍ程度の深さにおい
て高融点シリサイド層が形成され、接合リークが発生し
ない。また、極薄の高融点金属を用いて高融点金属シリ
サイド層を形成することにより、消費されるシリコン基
板の深さを浅くし、０．１５μｍ以下の超浅接合の不純
物層上にも高融点金属シリサイド層を形成することがで
きる。
【００１９】本発明では、また、シリサイド化の反応を
促進させるために、イオン注入により形成される空孔お
よび格子間原子の単位面積当りの総量を、高融点金属膜
のシリサイド化の際に消費されるシリコン原子の単位面
積当りの量と同等もしくはそれ以上とし、特に、シリコ
ンイオンを注入する場合には、イオン注入により打ち込
まれるシリコン原子と、イオン注入により形成された空
孔および格子間原子の単位面積当りの総量を、高融点金
属膜のシリサイド化の際に消費されるシリコン原子の単
位面積当りの量と同等もしくはそれ以上とすることが望
ましい。本発明では、更に、原子または分子のイオン注
入により、高融点金属膜とシリコン基板との界面の近傍
領域の空孔または格子間原子の密度がシリコン結晶の単
位体積当たりの原子数の２分の１以上となるように、若
しくは原子または分子のイオン注入により、高融点金属
膜とシリコン基板との界面の近傍領域のシリコン原子の
結合手が全て切れた状態となるように結晶を破壊させる
ことが望ましい。これにより高融点金属膜とシリコン基
板との界面の自然酸化膜を破壊させることができると共
に、形成される高融点金属シリサイドの結晶粒を小さく
でき、０．１μｍ以下の細い線幅まで安定して高融点金
属シリサイド層を成長させて低抵抗化を図ることができ
る。
【００２０】また、本発明では、イオン注入のドーズ量
としては１×１０16／ｃｍ2 以上とすることが望まし
い。この値以上であれば上述の結晶破壊が可能となる。
【００２１】更に、本発明では、イオン注入した原子ま
たは分子の濃度分布のピーク値ＲPが高融点金属膜中に
存するように注入エネルギーを調整することにより、不
純物層での結晶破壊の深さを５０ｎｍ未満、好ましくは
４０ｎｍ以下とすることができる。これにより不純物層
の深さが０．１５μｍ以下の場合に、結晶欠陥による接
合リークが抑制される。
【００２２】〔第１の実施の形態〕以下、本発明を、深
さ０．１５μｍ以下の不純物層としてソース領域および
ドレイン領域を有し、かつ０．１μｍ以下の線幅の小さ
い領域としてゲート電極を有するＮチャネル型ＭＯＳト
ランジスタの製造方法に適用した具体例について説明す
る。なお、Ｐチャネル型ＭＯＳトランジスタの場合に
は、Ｎチャネル型ＭＯＳトランジスタの各領域における
不純物のタイプを変更することで同様に製造することが
できる。
【００２３】図１ないし図４は本発明の第１の実施の形
態に係るＮチャネル型ＭＯＳトランジスタの製造方法を
工程順に表すものである。まず、図１（ａ）に示したよ
うに、Ｐ型のシリコン基板１１上に例えばＬＯＣＯＳ
（Local Oxidation of Silicon）法を用いて膜厚例えば
３００ｎｍの素子分離絶縁膜１２を形成する。続いて、
シリコン基板１１上からウェル領域形成のためのイオン
注入、チャネルストッパ領域形成のためのイオン注入、
ディープ領域形成のためのイオン注入および閾値調整の
ためのイオン注入をそれぞれ行う。次に、図１（ｂ）に
示したように、素子分離絶縁膜１２により囲まれた領域
に熱酸化法により例えば膜厚４ｎｍ程度のゲート絶縁膜
１３を形成する。続いて、図１（ｃ）に示したように、
例えばＣＶＤ（Chemical Vapor Deposition:化学的気相
成長 )法によりゲート絶縁膜１３上に例えば膜厚２００
ｎｍ程度の多結晶シリコン膜１４を形成する。この多結
晶シリコン膜１４が後述のようにゲート電極となり、不
純物イオンの注入によるソース領域およびドレイン領域
の形成と同時に不純物を導入することにより低抵抗化が
図られる。なお、このような方法によりゲートの空乏化
が問題となる場合には、多結晶シリコン膜１４を形成し
た段階で多結晶シリコン膜１４中に不純物の導入を行う
ようにしてもよい。不純物としてはｎ+ ゲートの場合に
は燐（Ｐ）、ｐ+ ゲートの場合にはホウ素（Ｂ）を１０
15オーダで注入すればよい。
【００２４】次いで、図２（ａ）に示したように、リソ
グラフィー技術を用いて多結晶シリコン膜１４をゲート
形状にドライエッチングしゲート電極１４ａを形成す
る。続いて、素子分離絶縁膜１２およびゲート電極１４
ａをマスクとしてＮ型不純物のイオン注入（ＬＤＤ(Lig
htly Doped Drain) 注入）を行い、図２（ｂ）に示した
ように、ＬＤＤ領域１３ａ，１３ｂを形成する。なお、
場合によっては、ＬＤＤ注入の後に、不純物として二フ
ッ化ホウ素（ＢＦ2 ），砒素（Ａｓ）を用いて、ＬＤＤ
領域近傍の領域にパンチスルー防止用の局所領域を形成
するためのポケットイオン注入を行ってもよい。続い
て、例えばＣＶＤ法により酸化膜（ＳｉＯ2）（図示せ
ず）を形成した後、シリコン基板１１の全面をドライエ
ッチング（エッチバック）して、ゲート電極１４ａの側
壁にサイドウォール絶縁膜１５を例えば０．１μｍ程度
の幅で形成する。更に、このサイドウォール絶縁膜１５
を含むゲート電極１４ａおよび素子分離絶縁膜１２をマ
スクとしてＮ型不純物のイオン注入を行い、図３（ａ）
に示したようにソース領域１３ｃおよびドレイン領域１
３ｄをそれぞれ形成する。このとき、同時にゲート電極
１４ａへもＮ型不純物が注入され、ゲート電極１４ａが
低抵抗となる。続いて、ソース領域１３ｃ、ドレイン領
域１３ｄおよびゲート電極１４ａに注入された不純物の
活性化のために熱処理（アニール）を施す。なお、ソー
ス領域１３ｃおよびドレイン領域１３ｄの不純物層の深
さが０．１０〜０．１５μｍとなるような浅い接合を形
成するためには、ＮチャネルＭＯＳトランジスタの場合
は砒素を２０ＫｅＶ程度のエネルギーで注入し、不純物
活性化のための熱処理はＲＴＰにより１０００℃で１０
秒間行う。以上は従来のＭＯＳトランジスタの製造方法
と同様である。
【００２５】次いで、例えばスパッタリング法によりシ
リコン基板１１の全面に膜厚１０ｎｍ程度のコバルト膜
１６を形成する。このコバルト膜１６上から、図３
（ｂ）に示したように、例えばシリコンイオン（Ｓ
ｉ+ ）１７をイオン注入法により注入する。なお、注入
条件は例えば１０ｋｅＶ，３×１０16／ｃｍ2 とする。
その後、例えば５５０℃，３０秒程度の急速熱処理（第
１の熱処理，ＲＴＰ）を施すことによりソース領域１３
ｃ、ドレイン領域１３ｄおよびゲート電極１４ａそれぞ
れの領域におけるシリコンイオン１７とコバルトとを反
応させる。これにより、図４（ａ）に示したように、ソ
ース領域１３ｃ、ドレイン領域１３ｄおよびゲート電極
１４ａそれぞれの上にコバルトシリサイド層１８ａ，１
８ｂ，１８ｃが選択的に形成される。更に、図４（ｂ）
に示したように、硫酸過水を用いたウェットエッチング
法によりソース領域１３ｃ、ドレイン領域１３ｄおよび
ゲート電極１４ａそれぞれの領域以外の領域上での未反
応のコバルト膜１９を選択的に除去する。
【００２６】続いて、例えば６００℃，６０分程度の熱
処理（第２の熱処理）を施すことによりコバルトシリサ
イド層１８ａ，１８ｂ，１８ｃの結晶粒界での未反応の
コバルト（Ｃｏ）または珪化コバルト（ＣｏＳｉ）をス
パイク状に成長させることなく、かつ基板中に拡散させ
ることなく、コバルトシリサイド層に反応させるように
する。この第２の熱処理を施すのは以下の理由による。
【００２７】上述のようにコバルト膜１６上からシリコ
ンイオン（Ｓｉ+ ）１７を打ち込むことにより、コバル
ト／シリコン界面でのシリコン結晶を破壊し、かつ４０
ｎｍ以下の深さでシリコン基板の結晶を破壊させること
ができ、この状態で、例えば５５０℃の第１の熱処理を
施すことにより、低抵抗で細線効果のないコバルトシリ
サイド層を得ることができる。このように熱処理を短時
間のＲＴＰにより行う場合、上層の絶縁膜へコバルトシ
リサイド（ＣｏＳｉ2 ）が這い上がることはない。但
し、シリコンイオンを打ち込んだ後、第１の熱処理を施
すと、シリサイド化反応が促進され結果的にシート抵抗
を低減できるものの、形成されるコバルトシリサイドの
結晶性は若干劣化する。すなわち、図８（ａ）に示した
ようにコバルトシリサイドを急成長させるために、コバ
ルトシリサイドの結晶粒界３０に未反応のコバルト（Ｃ
ｏ）または珪化コバルト（ＣｏＳｉ）３１が残ってしま
う。そこで、本実施の形態では、この第１の熱処理の
後、更に、結晶性改善のために、例えば６００℃，６０
分程度の第２の熱処理を施すものである。これにより図
８（ｂ）に示したように、コバルトシリサイドの結晶粒
界３０に残っていた未反応のコバルトまたは珪化コバル
トが再成長してシリサイド化され、未反応のコバルトや
珪化コバルトが消滅する。
【００２８】この第２の熱処理を施す際に重要なこと
は、第１の熱処理（ＲＴＰ）を行い、更に選択エッチン
グを行った後に行うことにより絶縁膜上の未反応のコバ
ルトを反応させないこと、およびこの第２の熱処理の温
度を４００〜７００℃の範囲とすることで、結晶化を確
実に促進させると共に、未反応のコバルトやコバルトシ
リコンをスパイク状に再成長させたり、基板中に拡散さ
せたりしない、すなわち、接合リークを増大させないこ
とである。なお、この第２の熱処理工程の時間は、結晶
粒界の未反応のコバルトまたは珪化コバルトを完全にコ
バルトシリサイドに反応させ、かつＭＯＳトランジスタ
の形成のために注入した不純物を再び拡散させないため
に、３０〜６０分の範囲とすることが望ましい。
【００２９】図４（ｂ）に戻って説明を続ける。上述の
ような第２の熱処理の後、続いて、例えば８００℃程度
の熱処理（第３の熱処理）を施すことによりコバルトシ
リサイド層１８ａ，１８ｂ，１８ｃの膜厚分布を均一な
ものとし、更にソース領域１３ｃおよびドレイン領域１
３ｄでの接合リークを低減させる。
【００３０】その後、図示しないが、例えばＣＶＤ法に
より例えば膜厚１００〜８００ｎｍの層間絶縁膜（Ｓｉ
Ｏ2 ）を形成し、続いてドライエッチングにより層間絶
縁膜のソース領域１３ｃおよびドレイン領域１３ｄに対
向する領域にそれぞれコバルトシリサイド層１８ａ，１
８ｂに達する接続孔（コンタクトホール）を形成する。
この接続孔の内壁および底部（すなわち、コバルトシリ
サイド層１８ａ，１８ｂの表面）に選択的に薄い窒化チ
タン（ＴｉＮ）膜およびチタン膜から成る積層膜（Ｔｉ
Ｎ／Ｔｉ）を形成し、その後接続孔内をタングステン
（Ｗ）層で埋め込む。続いて、接続孔を含むシリコン基
板１１上にチタン膜を形成し、更にこのチタン膜上にシ
リコンを含むアルミニウム（Ａｌ）等のアルミニウム系
合金を成膜し、パターニングすることによりタングステ
ン層と電気的に接続された配線層を形成する。
【００３１】このように本実施の形態では、高融点金属
シリサイド層を形成する工程において、膜厚例えば１０
ｎｍの極薄膜（コバルト膜１６）にシリコンイオン１７
を打ち込んだ後、熱処理を施してシリサイド化を行うよ
うにしたので、ソース領域１３ｃおよびドレイン領域１
３ｄの０．１５μｍ以下の超浅接合上でもシート抵抗値
の低い高融点金属シリサイド層（コバルトシリサイド層
１８ａ，１８ｂ）を形成することができる。また、０．
１μｍ以下の線幅の小さい領域（ゲート電極１４ａ上）
までシート抵抗値の線幅依存性のないものとすることが
できる。また、この方法は、従来の半導体製造工程の延
長線上で容易に実現することができるので、コストの大
幅な上昇を伴うことがない。
【００３２】なお、上記実施の形態では、３回の熱処理
工程によりコバルトシリサイド層１８ａ〜１８ｃを形成
するようにしたが、第３の熱処理工程を省略して熱処理
の回数を２回としてもよい。また、１回の熱処理のみで
コバルトシリサイド層を形成する場合には、４００〜７
００℃例えば６００℃の温度で，６０分程度の第２の熱
処理工程のみを行うようにすればよい。更には、この第
２の熱処理工程の後、選択エッチングを行ってから第３
の熱処理工程を追加するようにしてもよい。
【００３３】〔第２の実施の形態〕次に、本発明の第２
の実施の形態について説明する。なお、第１の実施の形
態と同一構成部分については同一符号を付してその説明
を省略する。
【００３４】第１の実施の形態においては、結晶破壊の
ための注入イオンをシリコンイオンとしたが、本実施の
形態では、注入イオンとして増速拡散抑制効果を有する
原子を含む分子または原子がイオン化されたものを適用
するものである。増速拡散抑制効果を有する原子として
は例えばフッ素があり、フッ化物イオン（Ｆ+ ）を単独
で用いてもよく、あるいはフッ化シリコンイオン（Ｓｉ
Ｆ+ ）の形で用いてもよい。また、第１の実施の形態で
用いたシリコンイオンとフッ化物イオンとを組み合わせ
るようにしてもよい。
【００３５】本実施の形態では、例えば図９（ａ）に示
したようにシリコン基板８０上に例えばスパッタリング
法により高融点金属膜、例えば膜厚１０ｎｍのコバルト
膜８１を形成した後、このコバルト膜８１の上からフッ
化シリコンイオン８２のイオン注入（例えばエネルギ
ー：１７ｋｅＶ，ドーズ量：１×１０16／ｃｍ2 ）を行
う。このときイオン注入濃度のピーク値ＲP がコバルト
膜８１中に存するようにイオン注入を行う。その結果、
図９（ｂ）に示したように、コバルト膜８１中にシリコ
ン原子が打ち込まれると共に、コバルト膜８１とシリコ
ン基板８０との界面（コバルト／シリコン界面８１ａ）
でのシリコン結晶が破壊され、かつコバルト／シリコン
界面８１ａから４０ｎｍの深さまでシリコン基板８０が
効果的に結晶破壊される。
【００３６】このようにフッ化シリコンイオン８２のイ
オン注入を行った場合には、コバルト膜８１中にシリコ
ン原子が注入されるが、コバルト／シリコン界面８１ａ
での結晶破壊が大きくなる。このコバルト／シリコン界
面８１ａの近傍領域８３では、空孔または格子間シリコ
ン原子の少なくともいずれか一方の密度が、シリコン結
晶の単位体積当たりの原子数の２分の１（２．５×１０
22／ｃｍ3 ）以上となることが望ましい。また、コバル
ト／シリコン界面８１ａからの深さが４０ｎｍ以下の領
域にも結晶破壊領域８４が形成される。また、フッ化シ
リコンイオンを注入した場合、シリコン原子と同時に注
入されたフッ素原子は、その原子量がシリコン原子の原
子量より若干小さいために、自己整合的にシリコン原子
より若干深い位置に注入され、その結果結晶破壊領域８
４の下にフッ素原子注入領域８５が形成される。
【００３７】このようにフッ化シリコンイオン８２のイ
オン注入を行った場合においても、コバルト／シリコン
界面８１ａで結晶破壊が起こることにより、コバルト膜
８１の成膜以前にシリコン基板８０の表面に形成された
自然酸化膜も同時に破壊される。フッ化シリコンイオン
の注入を行った後、例えば４００〜９００℃の温度の熱
処理工程によりコバルト膜と結晶破壊されたシリコン領
域とを反応させてコバルトシリサイド層を形成すること
ができる。
【００３８】このように本実施の形態では、コバルト膜
８１に対してフッ化シリコンイオン８２の注入を行うよ
うにしたので、図５（ａ），（ｂ）において説明したよ
うに、第１の実施の形態と同様に、低抵抗で細線効果の
ないコバルトシリサイド層を形成することができる。
【００３９】加えて、本実施の形態では、フッ素原子が
シリコン原子よりも若干深い位置に打ち込まれること
で、例えば不純物としてホウ素を導入したＮチャネル型
ＭＯＳトランジスタの不純物領域（ソースおよびドレイ
ン）上にコバルトシリサイド層を形成する際に、このフ
ッ素原子によって結晶欠陥のために引き起こされるホウ
素の増速拡散が抑制される。すなわち、格子間シリコン
原子とホウ素との相互作用が起こる前に、格子間シリコ
ン原子とフッ素原子との相互作用が起こり、結果として
ホウ素原子は増速拡散されることがなくなる。よって、
ＭＯＳトランジスタの特性、特に、しきい値電圧の短チ
ャネル効果が増大することがなくなる。
【００４０】更に図１０を参照して具体的に説明する。
図１０はＮチャネル型ＭＯＳトランジスタの構成を表す
もので、ｐ型のシリコン基板９０に例えばＬＤＤ構造の
ソース領域９１およびドレイン領域９２が形成され、こ
れらソース領域９１およびドレイン領域９２間のシリコ
ン基板９０上にゲート絶縁膜９３を介してゲート電極９
４が形成されている。このようなＭＯＳトランジスタに
おいては、ソース領域９１およびドレイン領域９２の深
さが０．１〜０．１５μｍとなるような浅い接合を形成
した場合、その短チャネル効果によるパンチスルーを回
避するために表面のチャネル領域９５下にｐ型不純物で
あるホウ素を導入したホウ素導入領域９６を形成する場
合がある。ソース領域９１およびドレイン領域９２上に
コバルト膜（図示せず）を形成し、単にシリコンイオン
を注入して結晶破壊を生じさせた場合には、熱処理時
に、結晶欠陥９７によって生じた格子間シリコン原子が
拡散し、格子間シリコン原子とホウ素導入領域９６のホ
ウ素との相互作用が起こり、ホウ素の増速拡散が発生
し、ホウ素導入領域９６のホウ素原子濃度が低下する。
これに対して、フッ化シリコンイオンなどを注入して結
晶破壊を生じさせた場合には、フッ素原子が注入されて
いるため、格子間シリコンとホウ素原子との相互作用が
起こる前に、格子間シリコン原子とフッ素原子との相互
作用が起こり、上述したようにホウ素原子の増速拡散が
抑制されることになる。なお、増速拡散はホウ素以外の
原子においても起こり得る現象であるが、ホウ素原子の
場合が顕著である。
【００４１】次に、本実施の形態に係るＮチャネル型Ｍ
ＯＳトランジスタの製造方法を図１１を参照して具体的
に説明する。なお、第１の実施の形態と同一構成部分に
ついては同一符号を付してその説明を省略すると共に、
同一工程についてはその説明を省略する。本実施の形態
では、図３（ａ）までの工程および図４（ａ），（ｂ）
の工程は第１の実施の形態と同様であり、図３（ｂ）の
工程のみが第１の実施の形態と異なる。
【００４２】本実施の形態では、前述（図３（ａ））の
ように、シリコン基板１１の全面に膜厚１０ｎｍ程度の
コバルト膜１６を形成した後、このコバルト膜１６上か
ら、図１１に示したように、例えばフッ化シリコンイオ
ン（ＳｉＦ+ ）８２をイオン注入法により注入する。な
お、注入条件は例えば１７ｋｅＶ，１×１０16／ｃｍ2
とする。その後は第１の実施の形態と同様に、第１の熱
処理を施すことにより、ソース領域１３ｃ、ドレイン領
域１３ｄおよびゲート電極１４ａそれぞれの上にコバル
トシリサイド層１８ａ，１８ｂ，１８ｃを選択的に形成
した後、ソース領域１３ｃ、ドレイン領域１３ｄおよび
ゲート電極１４ａそれぞれの領域以外の領域上での未反
応のコバルト膜１９を選択的に除去する。続いて、第
２，第３の熱処理を施すことによりコバルトシリサイド
層１８ａ，１８ｂ，１８ｃの結晶性をより完全なものと
し、更にソース領域１３ｃおよびドレイン領域１３ｄで
の接合リークを低減させる。
【００４３】なお、上記実施の形態では、フッ化シリコ
ンイオンにより結晶破壊を行うようにしたが、その他フ
ッ化物イオン、あるいはフッ化物イオンとシリコンイオ
ンとの組み合わせにより結晶破壊を行うようにしても同
様の効果を得ることができる。
【００４４】以上の第１実施の形態および第２の実施の
形態では、ソース領域，ドレイン領域およびゲート電極
上に同時にコバルトシリサイド層を形成するようにした
が、その他、コバルトシリサイド層を、ソースおよびド
レイン領域上のみ、またはゲート電極上のみに形成する
ようにしてもよく、更にはソース領域，ドレイン領域お
よびゲート電極上にそれぞれ別々に形成するようにして
もよい。以下、各々の態様について説明する。なお、以
下の説明では上記実施の形態と異なる工程についてのみ
説明する。
【００４５】〔第３の実施の形態〕本実施の形態では、
ソースおよびドレイン領域上のみコバルトシリサイド層
を形成する例について説明する。本実施の形態ではソー
ス領域およびドレイン領域上へのコバルトシリサイド層
の形成方法は上記実施の形態と同様であるが、ゲート電
極上にコバルトシリサイド層が形成されないように、こ
のゲート電極を絶縁膜で覆ったのちにコバルトシリサイ
ド層の形成を行うものである。すなわち、第１の実施の
形態の図１（ｃ）の工程で説明したように、シリコン基
板１１の表面に多結晶シリコン膜１４を形成した後、図
１２に示したように、この多結晶シリコン膜１４の上に
絶縁膜例えば膜厚１５０ｎｍのシリコン酸化膜２０を形
成する。ここで、ゲート電極の低抵抗化が必要な場合に
は、図１３（ａ）に示したようにシリコン酸化膜２０を
形成する前にタングステンシリサイド（ＷＳｉX ）２１
を形成すればよい。このとき多結晶シリコン膜１４の膜
厚は例えば７０ｎｍ、タングステンシリサイド膜２１の
膜厚は例えば７０ｎｍとする。その後は、第１の実施の
形態と同様にエッチングを行い、図１３（ｂ）に示した
ようにゲート電極１４ａを形成し、更に、図１４に示し
たようにゲート電極１４ａの側部にサイドウォール絶縁
膜２２を形成すると共にＬＤＤ領域１３ａ，１３ｂ、ソ
ース領域１３ｃおよびドレイン領域１３ｄを形成する。
この状態で、第１の実施の形態と同様にコバルト膜の形
成、イオン注入および熱処理の各工程を経てコバルトシ
リサイド層１８ａ，１８ｂを形成する。このときゲート
電極１４ａは絶縁膜（シリコン酸化膜２０）で覆われて
いるため、ゲート電極１４ａ上にはコバルトシリサイド
層が形成されることはない。以後の工程は第１の実施の
形態と同様である。なお、本実施の形態では、結晶破壊
のためのイオン注入はシリコンイオン（Ｓｉ+）、フッ
化シリコンイオン（ＳｉＦ+ ），フッ化物イオン
（Ｆ+ ）のいずれか、あるいはシリコンイオンおよびフ
ッ化物イオンの組み合わせにより行う。
【００４６】このように本実施の形態では、ソース領域
１３ｃおよびドレイン領域１３ｄ上のみにコバルトシリ
サイド層１８ａ，１８ｂが形成され、ゲート電極１４ａ
上には形成されない。従って、ゲート空乏化の抑制のた
めにゲート電極として金属を用いる場合には、本実施の
形態を有効に適用することができる。
【００４７】〔第４の実施の形態〕本実施の形態では、
第３の実施の形態とは逆にゲート電極１４ａの上のみに
コバルトシリサイド層を形成するものであり、ゲート電
極１４ａ上へのコバルトシリサイド層の形成を、ゲート
電極となる多結晶シリコン膜を形成した後に行う。すな
わち、第１の実施の形態の図１（ｃ）の工程で説明した
ように、シリコン基板１１上に多結晶シリコン膜１４を
形成した後、この多結晶シリコン膜１４上に膜厚１０ｎ
ｍ程度のコバルト膜（図示せず）を形成し、このコバル
ト膜上から第１の実施の形態と同様に、例えばシリコン
イオンをイオン注入する。その後、例えば５５０℃程度
の熱処理を施すことにより多結晶シリコン膜１４上にお
けるシリコンとコバルトとを反応させる。これにより、
図１５（ａ）に示したようにコバルトシリサイド層２３
が形成される。更に、図１５（ｂ）に示したように、コ
バルトシリサイド層２３の上に例えば膜厚１５０ｎｍの
シリコン酸化膜２４を形成し、その後は、第１の実施の
形態と同様に、ゲート電極１４ａ、ＬＤＤ領域１３ａ，
１３ｂ、サイドウォール絶縁膜２５、ソース領域１３ｃ
およびドレイン領域１３ｄを形成する。以後の工程も第
１の実施の形態と同様である。
【００４８】このように本実施の形態では、ゲート電極
１４ａ上のみにコバルトシリサイド層２３が形成され、
ソース領域１３ａおよびドレイン領域１３ｂ上には形成
されない。従って、例えば、ゲート電極上には低抵抗化
のためにシリサイド膜を形成する必要があるが、ソース
およびドレインの各領域上にはリーク電流の低減のため
にシリサイド膜を形成することのない、ＤＲＡＭ（Dyna
mic Random Access Memory) を混載したＡＳＩＣ（Appl
ication Specific Integrated Circuit)を製造するプロ
セス等に有効に適用することができる。
【００４９】〔第５の実施の形態〕本実施の形態では、
ゲート電極、ソース領域およびドレイン領域上にそれぞ
れ別々にコバルトシリサイド層を形成するものであり、
上記第３の実施の形態および第４の実施の形態を組み合
わせることにより実現することができる。すなわち、図
１６（ａ）に示したようにシリコン基板１１の表面に多
結晶シリコン膜１４を形成した後、この多結晶シリコン
膜１４の上に膜厚１０ｎｍ程度のコバルト膜（図示せ
ず）を形成し、このコバルト膜上から例えばシリコンイ
オンをイオン注入し熱処理を施すことによりゲート電極
１４ａ上にコバルトシリサイド層２３を形成する。その
後、図１６（ｂ）に示したように多結晶シリコン膜１４
の上に絶縁膜例えば膜厚１５０ｎｍのシリコン酸化膜２
４を形成する。その後、エッチングを行い、図１７
（ａ）に示したようにゲート電極１４ａを形成し、更
に、図１７（ｂ）に示したようにゲート電極１４ａの側
部にサイドウォール絶縁膜２２を形成すると共にＬＤＤ
領域１３ａ，１３ｂ、ソース領域１３ｃおよびドレイン
領域１３ｄを形成する。この状態で、第３の実施の形態
と同様にコバルト膜の形成、イオン注入および熱処理の
各工程を経てコバルトシリサイド層１８ａ，１８ｂを形
成する。
【００５０】このように本実施の形態では、ソース領域
１３ｃ、ドレイン領域１３ｄおよびゲート電極１４ａ上
にそれぞれ別々にコバルトシリサイド層１８ａ，１８
ｂ，２３が形成されるため、各領域において低抵抗化を
図ることができる。
【００５１】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記実施の形態では、Ｎチャネル型ＭＯＳトランジスタの
製造方法について説明したが、本発明を埋込みＰチャネ
ル型ＭＯＳ（ＢＣＰＭＯＳ；Buried Channel ＰＭＯ
Ｓ），表面Ｐチャネル型ＭＯＳ（ＳＣＰＭＯＳ；Surfac
e Channel ＰＭＯＳ），相補型ＭＯＳ（ＣＭＯＳ；Comp
lementary ＭＯＳ）およびデュアルゲートＣＭＯＳ構造
を有する各トランジスタの製造方法に適用することもで
きる。図１８にＣＭＯＳトランジスタの製造に本発明の
方法を適用して、各トランジスタのゲート電極並びにソ
ース領域およびドレイン領域それぞれにコバルトシリサ
イド層１８ａ，１８ｂ，１８ｃを形成した例を示す。
【００５２】また、高融点金属としてコバルトを用いる
ようにしたが、それ以外の高融点金属、例えばチタン，
白金（Ｐｔ），ニッケル（Ｎｉ），モリブデン（Ｍ
ｏ），タングステン（Ｗ）等を用いるようにしてもよ
い。これらの金属はいずれもシリサイド化のための反応
温度が４００〜９００℃の範囲にあるために他の半導体
製造工程と整合の良くとれたシリサイド化工程を行うこ
とができる。更に、上記実施の形態においてはＭＯＳト
ランジスタの製造工程について説明したが、サブハーフ
ミクロン世代以降のＭＯＳトランジスタにも応用できる
ものである。
【００５３】
【発明の効果】以上説明したように請求項１ないし２９
のいずれか記載の半導体装置の製造方法によれば、半導
体基板（シリコン基板）の表面に高融点金属膜を形成し
たのち高融点金属膜上から原子または分子のイオン注入
を行うことにより高融点金属膜と半導体基板との界面の
近傍領域の結晶を破壊し、その後熱処理を施すようにし
たので、シリコンと高融点金属との界面の自然酸化膜を
十分に破壊できる。このため結晶粒の小さな高融点金属
シリサイドを形成でき、極めて細い線幅の領域まで安定
的に高融点金属シリサイドを成長させて低抵抗化を実現
できるという効果を奏する。
【００５４】また、請求項３ないし６記載のいずれか記
載の半導体装置の製造方法によれば、高融点金属膜上か
ら増速拡散抑制効果を有する分子または原子をイオン化
したものを注入するようにしたので、上記効果に加え、
格子間原子と相互作用する原子をホウ素等の増速拡散が
起こり易い不純物原子ではなく増速拡散抑制効果を有す
る原子とすることができる。よって、不純物原子の増速
拡散を抑制し、トランジスタの短チャネル効果の増大を
抑制することができる。
【００５５】特に、請求項４または５記載の半導体装置
の製造方法によれば、高融点金属膜上からシリコンイオ
ンと共にフッ化物イオンが注入されるようにしたので、
上記効果に加え、シリコン原子とフッ素原子との質量の
違いからフッ素原子をシリコン原子よりも深い位置に注
入することができ、シリサイド化反応に消費されるシリ
コン原子をイオン注入できると共に、ホウ素等の増速拡
散が起こり易い不純物原子の増速拡散を抑制することが
できるという効果を奏する。
【００５６】また、請求項７記載の半導体装置の製造方
法によれば、原子または分子のイオン注入により、高融
点金属膜と半導体基板との界面の近傍領域の空孔または
格子間原子の密度がシリコン結晶の単位体積当たりの原
子数の２分の１以上となるように結晶を破壊させるよう
にしたので、高融点金属膜とシリコン基板との界面の自
然酸化膜を破壊させることができ、形成される高融点金
属シリサイドの結晶粒を小さくでき、０．１μｍ以下の
細い線幅まで安定して高融点金属シリサイド層を成長さ
せて低抵抗化を図ることができる。
【００５７】また、請求項９記載の半導体装置の製造方
法によれば、イオン注入により形成される空孔および格
子間原子の単位面積当りの総量を、高融点金属膜のシリ
サイド化の際に消費されるシリコン原子の単位面積当り
の量と同等もしくはそれ以上とし、更に、請求項１０記
載の半導体装置の製造方法によれば、イオン注入により
打ち込まれるシリコン原子と、イオン注入により形成さ
れた空孔および格子間原子の単位面積当りの総量を、高
融点金属膜のシリサイド化の際に消費されるシリコン原
子の単位面積当りの量と同等もしくはそれ以上とするよ
うにしたので、その後のシリサイド化反応が短時間で終
了し、高融点金属膜の表面酸化による膜厚の減少が抑制
される。よって、シリサイド化反応に消費される高融点
金属の量を減少させることなく、膜厚が厚くシート抵抗
値の小さな高融点金属シリサイド層を形成することがで
きると共にシート抵抗値を線幅の小さい領域まで線幅依
存性の無いものとすることができるという効果を奏す
る。
【００５８】また、請求項１２記載の半導体装置の製造
方法によれば、半導体基板の表面にＭＯＳトランジスタ
のソース領域およびドレイン領域となる深さ０．１５μ
ｍ以下の不純物層を形成すると共に、これら不純物層上
に膜厚２０ｎｍ以下の高融点金属膜を形成するようにし
たので、半導体基板の結晶破壊が深さ５０ｎｍ未満とな
り、不純物層が０．１５μｍ以下となる場合にも結晶の
欠陥による接合リークの増大はなくなる。
【００５９】更に、請求項１４記載の半導体装置の製造
方法によれば、半導体基板の表面にＭＯＳトランジスタ
のソース領域およびドレイン領域となる深さ０．１５μ
ｍ以下の不純物層を形成すると共に、注入した原子また
は分子イオンの濃度分布のピーク値が高融点金属膜中と
なるようにイオン注入を行うことによりシリコン原子を
高融点金属膜中に注入し、かつ半導体基板の結晶を破壊
するようにしたので、シリサイド化のための反応に消費
されるシリコン原子を結晶状態ではない、原子として単
独で存在する状態にすることができ、シリサイド化反応
の活性化エネルギエネルギーを減少させることができ
る。従って、シリサイド化反応を短時間で終了させるこ
とができ、高融点金属膜の表面酸化による膜厚の減少を
防ぎ、シリサイド化反応に消費される高融点金属の量を
減少させずに膜厚の厚い高融点金属シリサイド層を形成
することができ、高融点金属シリサイド層のシート抵抗
値を小さくできるという効果を奏する。
【００６０】また、請求項２３記載の半導体装置の製造
方法によれば、シリサイド化のための反応温度が４００
〜９００℃の範囲にあるコバルト，チタン，ニッケル，
白金, モリブテンを高融点金属膜の材料として用いてい
るので、半導体製造工程と整合の良くとれたシリサイド
化工程を行うことが可能となる。
【００６１】更に、請求項２４ないし２９のいずれかに
記載の半導体装置の製造方法によれば、熱処理時間を１
分以上とするようにしたので、上記効果に加え、高融点
金属シリサイドの結晶粒界に残る可能性のある未反応高
融点金属を完全に高融点金属シリサイドに反応させるこ
とができ、イオン注入を行っても結晶性の良好な高融点
金属シリサイド層を形成することができる。
【００６２】特に、請求項２６記載の半導体装置の製造
方法によれば、高融点金属シリサイド層を形成するため
の熱処理を、急速熱処理により３０秒以下の時間で行
い、続いて選択エッチングにより未反応の高融点金属を
除去した後、１分以上の時間で行うようにしたので、絶
縁膜上に高融点金属シリサイドが成長することなく、高
融点金属シリサイド膜を所望の位置に選択的に形成する
ことができる。
【００６３】また、請求項２７記載の半導体装置の製造
方法によれば、高融点金属シリサイド層を形成するため
の熱処理を４００〜７００℃の範囲の温度で行うように
したので、高融点金属シリサイドがスパイク状に成長し
たり、基板中に拡散したりすることがなく、そのため接
合リークの増大を回避することができる。
【００６４】更に、請求項２９記載の半導体装置の製造
方法によれば、４００〜７００℃の範囲の温度で熱処理
を行った後、更に、選択エッチングにより未反応の高融
点金属を除去した後に８００℃以上の温度で熱処理を行
うようにしたので、絶縁膜上に高融点金属シリサイドが
成長することなく、高融点金属シリサイド膜を所望の位
置に選択的に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＮチャネル型
ＭＯＳトランジスタの製造工程を説明するための断面図
である。
【図２】図１に続く製造工程を説明するための断面図で
ある。
【図３】図２に続く製造工程を説明するための断面図で
ある。
【図４】図３に続く製造工程を説明するための断面図で
ある。
【図５】本発明の基本原理を説明するための図であり、
同図（ａ）はコバルト膜へのイオン注入工程、同図
（ｂ）はイオン注入後の結晶破壊の状況をそれぞれ表す
断面図である。
【図６】図５（ｂ）のイオン注入を行ったときの結晶破
壊の状況を原子数で説明するための特性図である。
【図７】図５（ｂ）の注入を行ったときのシート抵抗の
線幅依存性を説明するための特性図である。
【図８】図４（ａ）の製造工程におけるコバルトシリサ
イドの結晶改善方法を説明するための図であり、同図
（ａ）は結晶粒界に未反応のコバルトまたはコバルトシ
リコンが残った状態、同図（ｂ）はコバルトまたはコバ
ルトシリコンが再反応して結晶改善がなされた状態をそ
れぞれ表す断面図である。
【図９】本発明の第２の実施の形態の基本原理を説明す
るための図であり、同図（ａ）はコバルト膜へのイオン
注入工程、同図（ｂ）はイオン注入後の結晶破壊の状況
をそれぞれ表す断面図である。
【図１０】フッ素原子による増速拡散抑制効果を説明す
るための断面図である。
【図１１】第２の実施の形態に係るＮチャネル型ＭＯＳ
トランジスタの製造工程を説明するための断面図であ
る。
【図１２】本発明の第３の実施の形態に係るＮチャネル
型ＭＯＳトランジスタの製造工程を説明するための断面
図である。
【図１３】第３の実施の形態の他の例に係るＮチャネル
型ＭＯＳトランジスタの製造工程を説明するための断面
図である。
【図１４】図１３に続く製造工程を説明するための断面
図である。
【図１５】本発明の第４の実施の形態に係るＮチャネル
型ＭＯＳトランジスタの製造工程を説明するための断面
図である。
【図１６】本発明の第５の実施の形態に係るＮチャネル
型ＭＯＳトランジスタの製造工程を説明するための断面
図である。
【図１７】図１６に続く製造工程を説明するための断面
図である。
【図１８】第１の実施の形態を適用して得られるＣＭＯ
Ｓトランジスタの断面図である。
【符号の説明】
１１…シリコン基板、１２…素子分離絶縁膜、１３…ゲ
ート絶縁膜、１３ａ，１３ｂ…ＬＤＤ領域、１３ｃ…ソ
ース領域、１３ｄ…ドレイン領域、１４…多結晶シリコ
ン膜、１４ａ…ゲート電極、１５…サイドウォール絶縁
膜、１６…コバルト膜（高融点金属膜）、１７…シリコ
ンイオン、１８ａ，１８ｂ，１８ｃ，２３…コバルトシ
リサイド層（高融点金属シリサイド層）

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 シリコン材料により形成された半導体基
    板の表面に高融点金属膜を形成する工程と、 前記高融点金属膜上から原子または分子のイオン注入を
    行うことにより前記高融点金属膜と前記半導体基板との
    界面の近傍領域の結晶を破壊させる工程と、 前記高融点金属膜のシリサイド化のための熱処理を行う
    ことにより高融点金属シリサイド層を形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 シリコンイオン（Ｓｉ+ ）によりイオン
    注入を行うことを特徴とする請求項１記載の半導体装置
    の製造方法。
  3. 【請求項３】 増速拡散抑制効果を有する原子または増
    速拡散抑制効果を有する原子を含む分子をイオン化した
    イオンによりイオン注入を行うことを特徴とする請求項
    １記載の半導体装置の製造方法。
  4. 【請求項４】 フッ化シリコンイオン（ＳｉＦ+ ）によ
    りイオン注入を行うことを特徴とする請求項３記載の半
    導体装置の製造方法。
  5. 【請求項５】 シリコンイオン（Ｓｉ+ ）およびフッ化
    物イオン（Ｆ+ ）によりイオン注入を行うことを特徴と
    する請求項３記載の半導体装置の製造方法。
  6. 【請求項６】 フッ化物イオン（Ｆ+ ）によりイオン注
    入を行うことを特徴とする請求項３記載の半導体装置の
    製造方法。
  7. 【請求項７】 原子または分子のイオン注入により、前
    記高融点金属膜と半導体基板との界面の近傍領域の空孔
    または格子間原子の密度がシリコン結晶の単位体積当た
    りの原子数の２分の１以上となるように結晶を破壊させ
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  8. 【請求項８】 原子または分子のイオン注入により、前
    記高融点金属膜と半導体基板との界面の近傍領域のシリ
    コン原子の結合手が全て切れた状態となるように結晶を
    破壊させることを特徴とする請求項１記載の半導体装置
    の製造方法。
  9. 【請求項９】 イオン注入により形成される空孔および
    格子間原子の単位面積当りの総量を、前記高融点金属膜
    のシリサイド化の際に消費されるシリコン原子の単位面
    積当りの量と同等もしくはそれ以上とすることを特徴と
    する請求項１記載の半導体装置の製造方法。
  10. 【請求項１０】 イオン注入により打ち込まれるシリコ
    ン原子と、イオン注入により形成された空孔および格子
    間原子の単位面積当りの総量を、前記高融点金属膜のシ
    リサイド化の際に消費されるシリコン原子の単位面積当
    りの量と同等若しくはそれ以上とすることを特徴とする
    請求項２記載の半導体装置の製造方法。
  11. 【請求項１１】 前記半導体基板の表面にＭＯＳトラン
    ジスタを形成し、若しくはＭＯＳトランジスタを形成す
    る目的で前記半導体基板の表面を加工した後に高融点金
    属膜を形成することを特徴とする請求項１記載の半導体
    装置の製造方法。
  12. 【請求項１２】 前記半導体基板の表面に形成するＭＯ
    Ｓトランジスタのソース領域およびドレイン領域となる
    不純物層の深さを０．１５μｍ以下に設定すると共に、
    前記不純物層上に膜厚２０ｎｍ以下の高融点金属膜を形
    成することを特徴とする請求項１１記載の半導体装置の
    製造方法。
  13. 【請求項１３】 前記半導体基板の表面に形成するＭＯ
    Ｓトランジスタのソース領域およびドレイン領域となる
    不純物層の深さを０．１５μｍ以下に設定する共に、イ
    オン注入する原子の原子量または分子の分子量がＮであ
    る場合に、注入エネルギーがＮKeＶ以下となるように注
    入エネルギーを調整することを特徴とする請求項１１記
    載の半導体装置の製造方法。
  14. 【請求項１４】 前記半導体基板の表面に形成するＭＯ
    Ｓトランジスタのソース領域およびドレイン領域となる
    不純物層の深さを０．１５μｍ以下に設定する共に、イ
    オン注入した原子または分子の濃度分布のピーク値ＲP
    が前記高融点金属膜中に存するように注入エネルギーを
    調整することを特徴とする請求項１１記載の半導体装置
    の製造方法。
  15. 【請求項１５】 前記半導体基板の表面に形成するＭＯ
    Ｓトランジスタのソース領域およびドレイン領域となる
    不純物層の深さを０．１５μｍ以下に設定する共に、イ
    オン注入する原子または分子のドーズ量をｌ×１０16/
    ｃｍ2 以上とすることを特徴とする請求項１１記載の半
    導体装置の製造方法。
  16. 【請求項１６】 前記ＭＯＳトランジスタのソース領域
    およびドレイン領域となる不純物層上にそれぞれ高融点
    金属シリサイド層を形成することを特徴とする請求項１
    １記載の半導体装置の製造方法。
  17. 【請求項１７】 前記ＭＯＳトランジスタのゲート電極
    を多結晶シリコン、単結晶シリコンおよび非晶質シリコ
    ンのうちのいずれかを用いて形成すると共に、このゲー
    ト電極上に高融点金属シリサイド層を形成することを特
    徴とする請求項１１記載の半導体装置の製造方法。
  18. 【請求項１８】 前記ＭＯＳトランジスタのゲート電極
    を多結晶シリコン、単結晶シリコンおよび非晶質シリコ
    ンのうちのいずれかを用いて形成すると共に、このゲー
    ト電極上並びにソース領域およびドレイン領域となる不
    純物層上にそれぞれ高融点金属シリサイド層を形成する
    ことを特徴とする請求項１１記載の半導体装置の製造方
    法。
  19. 【請求項１９】 前記ゲート電極上並びにソース領域お
    よびドレイン領域となる不純物層上にそれぞれ同時に高
    融点金属シリサイド層を形成することを特徴とする請求
    項１８記載の半導体装置の製造方法。
  20. 【請求項２０】 前記ＭＯＳトランジスタのゲート電極
    を多結晶シリコン、単結晶シリコンおよび非晶質シリコ
    ンのうちのいずれかを用いて形成すると共に、このゲー
    ト電極に注入する不純物を前記ソース領域およびドレイ
    ン領域を構成する不純物と同一の型のものとすることを
    特徴とする請求項１１記載の半導体装置の製造方法。
  21. 【請求項２１】 前記半導体基板に形成するＭＯＳトラ
    ンジスタを、Ｎチャネル型トランジスタおよびＰチャネ
    ル型トランジスタの両方とすることを特徴とする請求項
    １１記載の半導体装置の製造方法。
  22. 【請求項２２】 前記半導体基板に形成するＭＯＳトラ
    ンジスタのゲート長を０．３μｍ以下に設定すると共
    に、ソース領域およびドレイン領域となる不純物層の深
    さを０．１５μｍ以下に設定することを特徴とする請求
    項１１記載の半導体装置の製造方法。
  23. 【請求項２３】 前記高融点金属膜の材料として、コバ
    ルト（Ｃｏ）, チタン（Ｔｉ）, ニッケル（Ｎｉ）, 白
    金（Ｐｔ），モリブデン（Ｍｏ）およびタングステン
    （Ｗ）のうちのいずれかを用いることを特徴とする請求
    項１記載の半導体装置の製造方法。
  24. 【請求項２４】 前記高融点金属シリサイド層を形成す
    るための熱処理を、１分以上の時間の熱処理工程で行う
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  25. 【請求項２５】 前記高融点金属シリサイド層を形成す
    るための熱処理を、急速熱処理工程により３０秒以下の
    時間で行い、続けて１分以上の時間の熱処理工程で行う
    ことを特徴とする請求項２４記載の半導体装置の製造方
    法。
  26. 【請求項２６】 前記高融点金属シリサイド層を形成す
    るための熱処理を、急速熱処理工程により３０秒以下の
    時間で行い、続いて選択エッチングにより未反応の高融
    点金属を除去した後、１分以上の時間の熱処理工程で行
    うことを特徴とする請求項２５記載の半導体装置の製造
    方法。
  27. 【請求項２７】 前記高融点金属シリサイド層を形成す
    るための熱処理を、４００〜７００℃の範囲の温度で行
    うことを特徴とする請求項２４記載の半導体装置の製造
    方法。
  28. 【請求項２８】 ４００〜７００℃の範囲の温度で熱処
    理を行った後、更に、８００℃以上の温度で熱処理を行
    うことを特徴とする請求項２７記載の半導体装置の製造
    方法。
  29. 【請求項２９】 ８００℃以上の温度の熱処理を選択エ
    ッチングにより未反応の高融点金属を除去した後に行う
    ことを特徴とする請求項２８記載の半導体装置の製造方
    法。
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