JPH05326552A - 半導体素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体素子における電界効果型ト
ランジスタ（主にＭＯＳＦＥＴ）の構造と製法に関する
もので、素子の縮小化に伴い主にソース・ドレインの接
合深さが浅くなり、シリサイド化するその表面の層の底
面と接合との間隔が短くなり、接合リーク電流が発生す
る問題点を解決することを目的とする。 【構成】 前記目的達成のため本発明は、ゲート電極４
の側壁に第１のサイドウォール６と第２のサイドウォー
ル８を形成し、第１のサイドウォール６の主部をマスク
にして浅いソース・ドレイン層５ａを形成し、第２のサ
イドウォール８をマスクにして深いソース・ドレイン層
５ｂを形成し、少なくともその深い層８上にシリサイド
層９を形成するようにしたものである。ゲート電極４上
にもシリサイド層９を形成するかしないかは、デバイス
形成の要求によるし、また、浅い、深いソース・ドレイ
ン層の形成の順も製法によって異なる。なお、ソース・
ドレイン層の接合深さを従来より浅くする方法など他の
発明もある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体素子の中でも
特に電界効果型トランジスタ（主にＭＯＳＦＥＴ）を有
するＣＭＯＳデバイスの、主としてそのＦＥＴ部の形成
方法に関するものである。

【０００２】

【従来の技術】半導体素子の微細化が進み、それととも
にＭＯＳＦＥＴが縮小化されるに従い、そのゲート長が
短くなり、また、短チャネル効果を抑制するため、ソー
ス・ドレイン領域の接合深さ（Ｘｊ）は、浅くせざるを
得ない。ゲート長が短くなり、ＭＯＳＦＥＴのオン抵抗
は下がり、一方でＸｊが浅くなるため、ソース・ドレイ
ンのシート抵抗は増大する。従って、ゲート長がサブミ
クロン領域のＭＯＳＦＥＴでは、ソース・ドレインのシ
ート抵抗が、ＭＯＳＦＥＴのオン抵抗に対して無視し得
なくなり、ＭＯＳＦＥＴの駆動力が、ソース・ドレイン
領域の寄生抵抗により低下する問題が顕著となる。

【０００３】上記問題に対して、ソース・ドレイン及び
ゲートをセルフ・アライメントでシリサイド化し、シー
ト抵抗を下げるサリサイド・プロセスがある。図１１
に、従来より使われて来たサリサイド・プロセスを示
す。なお、この図はＣＭＯＳデバイスの例であり、従っ
て周知のようにＰｃｈＭＯＳＦＥＴ領域（同図右半分）
とＮｃｈＭＯＳＦＥＴ領域（同図左半分）が形成され
る。

【０００４】まず、図１１（ａ）のように、Ｐ型Ｓｉ基
板１の一部に、通常のホトリソグラフィ（以下ホトリソ
と略す）・エッチング及びイオン注入法を用いて、Ｎ型
不純物（リン等）を導入し、Ｎウェル領域２を形成す
る。次に、通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、フィール
ド酸化膜３を形成する。熱酸化により、Ｓｉ基板１表面
に、ゲート酸化膜４を形成し、ゲート電極となるポリシ
リコン５を全面に堆積し、通常のホトリソ・エッチング
技術を用い、ゲート電極のパターニングを行なう。通常
のホトリソ工程により、ＰｃｈＭＯＳＦＥＴ形成領域を
ホトレジスト６で被い、全面にＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）層（Ｎ^- 層）７となるリン
又はヒ素を３０〜５０ｋｅＶ、１〜４×１０¹³ｉｏｎｓ
／ｃｍ² イオン注入法により、注入することでＮｃｈＭ
ＯＳＦＥＴ領域にのみ、Ｎ^- 層７を形成する。

【０００５】その後、図１１（ｂ）のように、全面にＣ
ＶＤ（化学的気相成長）法により酸化膜もしくは、ボロ
ン、リン等を含む酸化膜を堆積し、ＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により異方性エッ
チングを行なうことによりゲート電極５側壁に、サイド
ウォール８を残す。その後、上記と同様に、ホトレジス
トによりＰｃｈＭＯＳＦＥＴ側、ＮｃｈＭＯＳＦＥＴ側
を各々、被い、Ｎｃｈ側、Ｐｃｈ側に各々、イオン注入
法によりソース・ドレインとなる不純物のヒ素（Ｎ
⁺ 層）及びボロン（Ｐ⁺ 層）を注入する。

【０００６】その後、図１１（ｃ）のように、８００〜
１０００℃の熱処理を行ない、ソース・ドレイン部の不
純物の活性化を行なった後、高融点金属９を堆積させ
る。その後、図１１（ｄ）のように、６００〜１０００
℃の熱処理を施すと、高融点金属９と、Ｐｏｌｙ−Ｓｉ
及びＳｉとの間に、シリサイド化反応が生じ、自己整合
的に、ゲート電極５及び、ソース・ドレイン部（７）
に、高融点金属９のシリサイド１０が形成される。その
後図１１（ｅ）のように、未反応高融点金属１１を除去
することにより、サリサイド構造が完成する。

【０００７】一方、浅い接合形成方法としては、数々の
提案がある。特にＰｃｈＭＯＳＦＥＴの場合、そのソー
ス・ドレイン不純物が、ボロンであるため、イオン注入
において、チャネリングが発生し、不純物分布がテイル
を引き、形成される接合が深くなること、また、ボロン
はシリコン中での拡散系数が大きく、活性化のアニール
において、深く拡散し、接合が深くなってしまう。上記
２項目に対して、不純物注入前に、シリコン，ゲルマニ
ウム等を注入し、シリコン結晶をアモルファス化し、そ
の後、ボロンを注入することでチャネリングを防止する
等の方法が検討されている。また、短時間熱処理、注入
における低加速エネルギー化等により、拡散系数が大き
くとも、深くへ拡散させない様な試みがなされている。

【０００８】

【発明が解決しようとする課題】しかしながら、以上述
べた従来のサリサイドプロセスでは、素子の微細化に伴
い、短チャネル効果抑制のため、そのソース・ドレイン
接合深さ（Ｘｊ）が浅くなり、シリサイド化した層の底
面と接合との間隔が短かくなり（図１２参照）、接合リ
ーク電流が発生するという問題があった。

【０００９】また、浅い接合形成については、シリコン
ｏｒゲルマニウムを使用したプリアモルファス化による
方法は、工程を複雑にするとともに、その後の熱処理に
よりどうしても残留欠陥が残り、接合リーク電流が増大
するという問題がある。短時間熱処理及び低加速エネル
ギーによる注入においても、形成される接合深さは、あ
る程度以上、浅くならず限界がある。

【００１０】上記２項目（サリサイド化、及び、浅接合
化）は、両者を同時に行なうことは、困難である。微細
ＭＯＳＦＥＴは、今後縮小化が進むに従って、そのソー
ス・ドレイン領域の接合深さは、短チャネル効果抑制の
ため浅くせざるをえず、また、ソース・ドレインの寄生
抵抗をある値以下にしようとすると、サリサイドによる
ソース・ドレイン領域上のシリサイドをある値以上の厚
さで形成せざるをえず、今後、両者を同時に実現するに
は、接合リーク電流増大の問題が不可避となる。

【００１１】この発明は、以上述べた様に、微細ＭＯＳ
ＦＥＴにおいて、短チャネル効果を抑制するため、ソー
ス・ドレイン領域の接合深さを、従来以上に浅くし、さ
らに、ソース・ドレイン領域の寄生抵抗がＭＯＳＦＥＴ
の性能を低下させない様、ソース・ドレイン領域を、十
分に低抵抗化し、さらに、接合リーク電流を増大させな
い様にし、前述の相反する技術項目（サリサイド化と浅
接合化）を同時に実現し、すぐれた性能を持つ半導体素
子およびその製造方法を提供することを目的とする。

【００１２】また、この発明によりＣＭＯＳ型半導体素
子を製造するにあたり、特に、ＣＭＯＳ部のＰｃｈ領域
において、浅接合化しても、ゲートオフセットとならな
い様にし、また、駆動電流のバラツキも増大しない様に
し、さらに、製造工程も複雑化しないようにした半導体
素子の製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明は前記目的のた
め、第１〜第４の実施例としてソース・ドレイン領域を
セルフ・アライメントにシリサイド化するＭＯＳＦＥＴ
において、サイドウォール形成を２回にわたって行い、
最初に形成したサイドウォールにより、浅い接合深さ
（Ｘｊ）を持ったソース・ドレイン層を形成し、２回目
に形成したサイドウォールにより、深い接合深さを持っ
たソース・ドレイン層を形成するようにし、その後、ソ
ース・ドレイン層上面をセルフ・アライメントにシリサ
イド化する様にしたものである。

【００１４】また、第５、第６の実施例として、半導体
素子の製造方法において、ソース・ドレイン領域に注入
する不純物のドーズ量を、駆動力を下げず、しかも、接
合深さが浅くなる様な範囲に設定して、注入し、さら
に、ＭＯＳＦＥＴの短チャネル効果にかかわらないゲー
トより、すこしはなした領域で、サリサイド化を行い、
ソース・ドレイン領域を低抵抗化し、さらに、サリサイ
ド化された領域のみ、接合リーク電流を防止する様、深
い、ソース・ドレイン形成用の不純物注入を行なう様に
したものである。

【００１５】また、上記方法でＣＭＯＳを製造するにあ
たっては、Ｐｃｈ領域のソース・ドレイン領域がゲート
電極と離れることがない様（オフセットが発生しない
様）サイド・ウォール形成前に、従来より低ドーズのソ
ース・ドレイン不純物を注入する様にしたものである。
さらに、ＬＤＤ層形成を含むＣＭＯＳドレイン形成をマ
スク・ステップ２層と少なくてすむ様にしたものであ
る。

【００１６】

【作用】前述のように本発明の第１〜第４の実施例で
は、第１のサイドウォールをマスクにして形成された浅
いＮ⁺ 層により、微細ＭＯＳＦＥＴで問題となる短チャ
ネル効果を、効果的に抑制でき、さらに、第２のサイド
ウォールをマスクにして形成された深いＮ⁺ 層上のみ、
シリサイド化されるため、シリサイド底面と接合の距離
が十分とれ、接合リーク電流の発生しない良好な接合を
形成することが可能となる。

【００１７】また、第５、第６の実施例では、ソース・
ドレイン形成用注入ドーズが、接合深さを十分浅くし、
しかも駆動力を低下させない様な範囲に制御されている
ため、微細なＭＯＳＦＥＴにおいても、十分短チャネル
効果が抑制され、しかも高駆動力なＭＯＳＦＥＴが実現
可能となる。さらに、比較的幅広いサイドウォールの外
側でソース・ドレインがサリサイド化され、しかも、そ
の領域のみ、接合が深くなっているため、トランジスタ
ーの短チャネル効果を増大させることなく、接合リーク
電流の増大を抑制できる。しかも、ソース・ドレイン注
入を比較的低ドーズとし、ソース・ドレインのシート抵
抗増大をサリサイド化により抑え、十分な低抵抗化を実
現できている。しかも、シリコンと高融点金属を反応さ
せる工程（シリサイド化工程）では、そのシリコン中の
不純物濃度が、従来ほど高くないため、シリサイド化工
程も再現性よく安定して行なえる。

【００１８】ＣＭＯＳ製造にあたっては、Ｐｃｈソース
・ドレイン（従来より低ドーズ）不純物注入を、狭いサ
イド・ウォール形成前行うことにより、接合を浅くしな
がらオフセットになることを防止し特性変動のないＭＯ
ＳＦＥＴを実現できる。

【００１９】

【実施例】本発明の第１の実施例の構造を図１に、また
その製造方法を図２に示し、以下に説明する。本実施例
は、Ｔｉ（チタン）を高融点金属としたＮＭＯＳ−ＦＥ
Ｔ構造の場合である。

【００２０】図１に示すように本実施例では、従来同様
のフィールド酸化膜２で分離された素子形成領域にゲー
ト電極４が形成されており、その側壁に本発明の特徴で
ある第１のサイドウォール６とそのまた側面に第２のサ
イドウォール８が形成されている。ソース・ドレイン層
は前記第１のサイドウォール６をマスクにして形成した
浅い層５ａと、第２のサイドウォール８をマスクにして
形成した深い層５ｂが存在している。そして、その深い
層５ｂの上と、ゲート電極４上にチタンシリサイド９が
形成されている。即ち、サリサイド構造となっている。

【００２１】図２はその製造方法であり、まず同図
（ａ）に示すように、従来同様、Ｐ型Ｓｉ基板１に素子
分離のためのフィールド酸化膜２を約５０００Å程度の
厚さ（以下一々厚さと記さない）形成し、素子形成領域
にゲート酸化膜３（約１５０Å）を含むゲート電極４
（ポリシリコンで約３０００Å）を形成し、ソース・ド
レイン層となるＮ^- 層５ｃを形成するため、Ｐ⁺ を３０
ｋｅＶ、２×１０¹³／ｃｍ²の条件でイオン注入（以下
イオン・インプラと略す）する。

【００２２】その後、ゲート電極４の側壁に通常の方法
（酸化膜を堆積して異方性エッチングする方法など）で
第１のサイドウォール６を約１５００Åの厚さ形成す
る。そして、それをマスクにしてソース・ドレイン領域
にＡｓ（ヒ素）を５×１０¹⁵／ｃｍ² 、４０ｋｅＶの条
件でイオン・インプラすると浅い層５ａが形成される。

【００２３】その後、全面にＣＶＤ法により、酸化膜７
を３０００Å程度堆積する。次に図２（ｂ）のように、
異方性エッチングにより酸化膜７をエッチングし、第２
のサイドウォール８を約３０００Å形成する。その後、
この第２のサイドウォール８をマスクにＰ⁺ （リン）を
８０ｋｅＶ、１×１０¹⁵／ｃｍ² の条件で注入するとソ
ース・ドレイン領域に深い層５ｂが形成される。さら
に、９００℃、２０分程度、窒素雰囲気中でアニール
し、注入した不純物の活性化及び拡散を行なう。以上の
条件により、ソース・ドレイン層として、Ｎ^- 層５ｃ
は、接合深さ約０．２μｍ、ヒ素によるＮ⁺ 層５ａは約
０．２μｍ、リンによるＮ⁺ 層５ｂは、約０．４μｍの
接合深さを持った接合となる。

【００２４】次いで図２（ｃ）のように、全面に、スパ
ッタリングによりチタン（Ｔｉ）９ａを５００Å程度堆
積する。そして図２（ｄ）のように、７００℃、１０秒
程度、窒素雰囲気中でアニールし、ゲート電極４、ソー
ス・ドレイン領域のＳｉ層とＴｉが接している箇所即ち
深い層５ｂ上でシリサイド化反応を起こさせる。そし
て、選択エッチ（アンモニア過水等）により、フィール
ド酸化膜２上、サイドウォール６、８上の未反応Ｔｉを
選択的にエッチング除去する。さらに９００℃、１０秒
程度のアニールによりチタンシリサイド９の低抵抗化を
行なう。その後、図示しないが、従来同様、中間絶縁膜
を堆積し、コンタクト・ホールを開口し、配線層を形成
し、最後に保護膜を形成する。

【００２５】図３は、本発明の第２の実施例を示すもの
である。深いソース・ドレイン層を形成する場合、イオ
ン・インプランテーション時に、ゲート電極を突き抜け
ない様にしたものである。

【００２６】まず、図３（ａ）のように、フィールド酸
化膜２を形成後、ゲート酸化膜３を形成し、ポリシリコ
ン４をその上に堆積後、さらに、ＣＶＤ法により酸化膜
１０を２０００Å程度堆積する。次いで図３（ｂ）のよ
うに、ホトリソ・エッチングにより、酸化膜３／ポリシ
リコン４／ゲート酸化膜１０より成るゲート電極４のパ
ターニングを行なう。その後、第１の実施例の製造方法
と同様に、第１のサイドウォール６及び第２のサイドウ
ォール８を形成し、浅いＮ⁺ ソース・ドレイン層５ａ、
深いＮ⁺ ソース・ドレイン層５ｂを形成し、シリサイド
化を行なう。この場合、ソース・ドレイン層のみのシリ
サイド化となる。即ち、深いＮ⁺ ソース・ドレイン層５
ｂ形成のためのイオン・インプランテーションにおい
て、ゲート電極は、酸化膜１０により厚くなっているの
で、不純物は、ゲート電極４を突き抜けることはない。

【００２７】また、深いＮ⁺ 接合の不純物導入にあたっ
て、そのドーズ量を下げ５×１０¹³〜５×１０¹⁴／ｃｍ
² とすると、Ｎ⁺ 層とＰ型基板でできる接合のＮ⁺ 層側
の不純物濃度は約５×１０¹⁸〜５×１０¹⁹／ｃｍ³ とな
り、空乏層がＮ⁺ 層側へも伸びる様になり接合容量が低
減する。ただし、この場合、Ｎ⁺ 層側への空乏層端が、
シリサイド底面に至らない様にする必要がある。

【００２８】図４、図５に第３の実施例、図６、図７に
第４の実施例のそれぞれ製造方法を示し以下に説明する
が、この実施例はより実際のＣＭＯＳデバイスの製造に
則したものである。

【００２９】図４ないし図５は本発明の第３の実施例の
製造方法である。まず図４（ａ）のように、従来同様、
Ｐ型基板１にフィールド酸化膜２形成、ゲート酸化膜
３、ゲート電極４形成後、通常のホトリソ工程により、
ＰｃｈＭＯＳＦＥＴ領域（図４の右半分）をホトレジス
ト２６ａで被い、ＬＤＤ層（Ｎ^- 層）として、リン又
は、ヒ素をイオン注入することで、ＮｃｈＭＯＳＦＥＴ
領域（図４の左半分）にのみソース・ドレイン層のＮ^-
層２０を形成する。次いで図４（ｂ）に示すように、前
記ホトレジスト２６ａを除去し、全面にＣＶＤ法によ
り、酸化膜もしくは、ボロン・リン等を含む酸化膜を堆
積し、ＲＩＥ法により、異方性エッチングを行なうこと
により、ゲート電極４側壁に、第１のサイドウォール２
１を残す。その後、図４（ｃ）のように、ソース・ドレ
イン領域を形成する前に、８５０〜９００℃の温度でＳ
ｉ表面を酸化させ、１００〜２００Åの熱酸化膜２２を
形成する。その後、ＣＶＤ法により、窒化Ｓｉ膜２３
（１００〜１０００Å）を全面に堆積させ、さらに、Ｃ
ＶＤ法により、酸化膜またはボロン・リン等の不純物を
含んだ酸化膜２４を３０００〜６０００Å堆積させる。

【００３０】その後、図４（ｄ）のように、ＲＩＥ法に
より、異方性エッチングを行なうことにより、第１のサ
イドウォール２１の側壁に第２のサイドウォール２５を
残す。このとき、第２のサイドウォールの幅は、０．２
〜０．４μｍとなる。この際、第２のサイドウォール２
５のエッチング後、サイドウォール部以外の窒化Ｓｉ膜
２３及び熱酸化膜２２もエッチング除去する。

【００３１】その後、図４（ｅ）のように、ホトリソ工
程により、ＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト
２６ｂで被い、全面に、深い接合の層５ｂを形成させる
為のイオン注入を、リンを用いて、５０〜１５０ｋｅ
Ｖ、１×１０¹⁴〜１×１０¹⁵ｉｏｎｓ／ｃｍ² の条件
で、注入する。

【００３２】その後、図５（ｆ）のように、ＰｃｈＭＯ
ＳＦＥＴ領域のホトレジスト２６は除去せずに、第２の
サイドウォール２５をフッ酸溶液、もしくは、ＲＩＥ法
によるドライエッチングで除去した後、即ち第１のサイ
ドウォール２１は残し、その構造で浅い接合の層５ａ形
成のため、ヒ素を、３０〜６０ｋｅＶで３〜８×１０¹⁵
ｉｏｎｓ／ｃｍ² の条件で注入する。この場合、サイド
ウォール２１はほぼＬ字形に残存するが、底辺のはみ出
した部分は薄いので、前記注入はその部分を通り抜け
る。即ち第１のサイドウォール２１の主部（本説明では
そのように記述する）がマスクとなる。その後図５
（ｇ）のように、ホトレジスト２６ｂを除去し、同様の
ことを、ＰｃｈＭＯＳＦＥＴに関して行なう。従って説
明は簡略にする。すなわち、ＮｃｈＭＯＳＦＥＴ形成領
域をホトレジスト２７で被い、深い接合を形成させる為
のイオン注入を、¹¹Ｂ⁺ 、３０〜７０ｋｅＶ、１×１０
¹⁴〜１×１０¹⁵ｉｏｎｓ／ｃｍ² 又は、⁴⁹ＢＦ₂ ⁺ ５０
〜１５０ｋｅＶ、１×１０¹⁴〜１×１０¹⁵ｉｏｎｓ／ｃ
ｍ² の条件で行なう。その後図５（ｈ）のように、Ｎｃ
ｈＭＯＳＦＥＴ領域のホトレジスト２７は除去せずに、
Ｐｃｈ側の第２のサイドウォール２８を、フッ酸溶液、
もしくは、ＲＩＥ法によるドライエッチングで除去した
後、浅い接合の形成のため、第１のサイドウォールの主
部をマスクにして、⁴⁹ＢＦ₂ ⁺ を、４０〜７０ｋｅＶ、
３〜８×１０¹⁵ｉｏｎｓ／ｃｍ² の条件で注入する。

【００３３】その後、ホトレジスト２７を除去し、８５
０〜９５０℃、１０〜４０分程度の熱処理を窒素雰囲気
中でアニールし、注入した不純物の活性化及び拡散を行
なう。

【００３４】以上の条件により、前記ＮｃｈＭＯＳＦＥ
Ｔと同様、Ｎ^- 層は、接合深さ０．０５〜０．１５μ
ｍ、ヒ素によるＮ⁺ 層は、０．１〜０．２μｍ、リンに
よるＮ⁺ 層は、０．２０〜０．４５μｍの接合深さを持
った接合となる。同様に、⁴⁹ＢＦ₂ ⁺ によるＰ⁺ 層は、
接合深さ０．２０〜０．４０μｍ、¹¹Ｂ⁺ 又は、⁴⁹ＢＦ
₂ ⁺ によるＰ⁺ 層は、０．３５〜０．５０μｍの接合深
さを持った接合となる。

【００３５】その後、図５（ｉ）のように、全面に、高
融点金属を堆積させ、６００〜１０００℃の熱処理を施
すことにより、高融点金属と、Ｐｏｌｙ−Ｓｉ及びＳｉ
との間に、シリサイド化反応が生じ、自己整合的に、ゲ
ート電極４及び、ソース・ドレイン部の深い層上に高融
点金属のシリサイド２８が形成される。その後、未反応
高融点金属２９を除去することにより図５（ｊ）に示す
様に、サリサイド構造が完成する。

【００３６】図６ないし図７に第４の実施例を示し以下
に説明するが、第３の実施例と殆ど同じ工程もあり、そ
の部分の説明は簡略化する。

【００３７】図６（ａ）のように、フィールド酸化膜
２、ゲート電極としてゲート酸化膜３、ポリシリコン２
１、高融点金属（ＷＳｉ_x ）２２を形成後、ＣＶＤ法に
より、酸化膜２３を１０００〜３０００Å形成し、ゲー
ト電極のパターニングを行なう。その後、通常のホトリ
ソ工程により、ＰｃｈＭＯＳＦＥＴ領域をホトレジスト
２４で被い、Ｌｉｇｈｔｌｙ Ｄｏｐｅ層（Ｎ^- 層）と
して、リン又は、ヒ素を、イオン注入することで、Ｎｃ
ｈＭＯＳＦＥＴ領域にのみ、Ｎ^- 層２５を形成する。そ
の後、図６（ｂ）のように、レジスト２４を除去し、全
面にＣＶＤ法により酸化膜２６を２５０〜１０００Å堆
積し、続けて、ＣＶＤ法により、窒化Ｓｉ膜２７を５０
〜５００Å堆積させる。この酸化膜２６と、窒化Ｓｉ膜
２７が幅３００〜１５００Åの第１のサイドウォールと
して機能することになる。続けて、ＣＶＤ法により、酸
化膜またはボロン、リン等を含んだ酸化膜２８を３００
０〜６０００Å堆積させる。

【００３８】その後図６（ｃ）のように、ＲＩＥ法によ
り、異方性エッチングを行なうことにより、第１のサイ
ドウォールの側壁に、第２のサイドウォール２９を残
す。そして、図６（ｄ）のように、第２のサイドウォー
ル２９のエッチング後そのサイドウォール部以外の窒化
Ｓｉ膜２７及び酸化膜２６も、エッチング除去する。

【００３９】その後図６（ｅ）のように、ホトリソ工程
により、ＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト３
０で被い、全面に、深い接合を形成させる為のイオン注
入を、リンを用いて、５０〜１５０ｋｅＶ、１×１０¹⁴
〜１×１０¹⁵ｉｏｎｓ／ｃｍ² の条件で注入する。次い
で図７（ｆ）のように、ＰｃｈＭＯＳＦＥＴ領域のホト
レジスト３０は、除去せずに、第２のサイドウォール２
９を、フッ酸溶液、もしくは、ＲＩＥ法によるドライエ
ッチングで、除去した後、ヒ素を、４０〜１００ｋｅＶ
で、３〜８×１０¹⁵ｉｏｎｓ／ｃｍ² 注入する。その
後、ホトレジスト３０を除去し、同様のことを、Ｐｃｈ
ＭＯＳＦＥＴに関して行なう。

【００４０】すなわち、図７（ｇ）のように、ＮｃｈＭ
ＯＳＦＥＴ形成領域を、ホトレジスト３１で被い、深い
接合を形成させる為のイオン注入を、¹¹Ｂ⁺ 、３０〜７
０ｋｅＶ、１×１０¹⁴〜１×１０¹⁵ｉｏｎｓ／ｃｍ² 又
は、⁴⁹ＢＦ₂ ⁺ ５０〜１５０ｋｅＶ、１×１０¹⁴〜１×
１０¹⁵ｉｏｎｓ／ｃｍ² の条件で行なう。

【００４１】その後図７（ｈ）のように、ＮｃｈＭＯＳ
ＦＥＴ領域のホトレジスト３１は除去せずに、Ｐｃｈ側
の第２のサイドウォール３２を、フッ酸溶液、もしく
は、ＲＩＥ法によるドライエッチングで除去した後、⁴⁹
ＢＦ₂ ⁺ を４０〜７０ｋｅＶ、３〜８×１０¹⁵ｉｏｎｓ
／ｃｍ² の条件で注入する。

【００４２】その後図７（ｉ）のように、ホトレジスト
３１を除去し、８５０〜９５０℃、１０〜４０分程度の
熱処理を窒素雰囲気中でアニールし、注入した不純物の
活性化及び拡散を行なう。以上の条件により、Ｎ^- 層
は、接合深さ０．１〜０．２μｍ、ヒ素によるＮ⁺ 層
は、０．１５〜０．２５μｍ、リンによるＮ⁺ 層は０．
３５〜０．５０μｍの接合深さを持った接合となる。同
様に、⁴⁹ＢＦ₂ ⁺ によるＰ⁺ 層は、接合深さ０．２５〜
０．４０μｍ、¹¹Ｂ⁺ 又は⁴⁹ＢＦ₂ ⁺ によるＰ⁺ 層は、
０．３５〜０．５０μｍの接合深さを持った接合とな
る。

【００４３】その後図７（ｉ）のように、熱リン酸溶液
を用いて、窒化Ｓｉ膜２７を除去した後、全面に、高融
点金属３２を堆積させ、６００〜１０００℃の熱処理を
施すことにより、高融点金属とＳｉとの間に、シリサイ
ド化反応が生じ、自己整合的に、ソース・ドレイン部に
高融点金属のシリサイド３３が形成される。この場合第
２の実施例同様、ゲート電極上には酸化膜２３があるの
でシリサイド化されない。その後、未反応高融点金属を
除去することにより、図７（ｊ）に示す様に、サリサイ
ド構造が完成する。

【００４４】この第４の実施例で、ゲート電極の上層に
少くとも酸化膜２３を形成せずにおけば、第３の実施例
同様、そのゲート電極の上にもシリサイド形成ができ
る。

【００４５】図８は、本発明の第５の実施例を示す製造
方法である。以下工程順に説明する。

【００４６】図８（ａ）通常の方法に従って半導体基板
１上に、フィールド酸化膜２を４０００Åの厚さ形成
し、ゲート酸化膜３を１００Å形成し、スレッショルド
電圧調整用に不純物をイオン注入し、さらに、ゲート電
極４を通常のホトリソ・エッチングを使用して形成す
る。さらに、全面に狭いサイド・ウォール（後述のよう
に幅０．３μｍ以下が望ましい）となる酸化膜６をＬＰ
ＣＶＤ（ステップカバレッジがよく、膜成生制御性もよ
いのでＯ₃ −ＴＥＯＳ（テトラエトキシラン）を使用）
により７００Å程度堆積する。Ｎｃｈ型ＭＯＳ・ＦＥＴ
の場合、ホットキャリア効果抑制用のＬＤＤ層形成のた
めの不純物Ｎ^- （リンまたはヒ素を大斜角（４５°程
度）斜めイオン注入により２×１０¹³／ｃｍ² のドーズ
量で注入する。さらにソース・ドレイン形成用不純物Ｎ
⁺ （ヒ素）を引き続き、エネルギー６０ｋｅＶ、ドーズ
量１×１０¹⁴〜１×１０¹⁵／ｃｍ² と通常使用されるド
ーズ量（３〜５×１０¹⁵／ｃｍ² ）より低いドーズ量で
注入する。Ｐｃｈ型ＭＯＳＦＥＴの場合は、ホットキャ
リア効果を気にする必要がないため、ソース・ドレイン
形成用の不純物（ボロン）のみを注入する。この場合も
やはり通常使用されるドーズ量（３〜５×１０¹⁵／ｃｍ
² ）より低いドーズ量で、例えば、ＢＦ₂ ⁺ 、６０ｋｅ
Ｖ、１×１０¹⁴〜１×１０¹⁵／ｃｍ² の条件で注入す
る。図１０（ａ）にＰｃｈＭＯＳＦＥＴを例にとり、ソ
ース・ドレインのドーズ量を下げていった場合の接合深
さの実験結果を示す。ドーズ量を従来の４×１０¹⁵／ｃ
ｍ² より、１×１０¹⁴／ｃｍ² とすることにより接合深
さは、０．２３μｍより０．１μｍと従来の１／２以下
となる。また、この場合、注入ドーズ量として７×１０
¹³／ｃｍ² 以上とすれば、表面濃度は、１×１０¹⁹／ｃ
ｍ³ 以上となり、ＭＯＳＦＥＴの駆動力を大幅に低下さ
せることはない。実際、この結果によると、１×１０²⁰
／ｃｍ³ の表面濃度を持つソースドレインと１×１０¹⁹
／ｃｍ³ の表面濃度を持つソースドレインのＭＯＳＦＥ
Ｔの駆動力の差は、サイドウォール幅０．３μｍの時１
０％以下であった。

【００４７】図８（ｂ）次いで、全面にＣＶＤにより酸
化膜（窒化膜でも良い）８を２０００〜３０００Å程度
堆積する。

【００４８】図８（ｃ）そして、異方性エッチングによ
り、広いサイドウォール８ａを形成する。この場合、形
成されるサイドウォール幅は、２５００Å〜３５００Å
となる。

【００４９】図８（ｄ）次いで、全面に高融点金属（チ
タン、コバルト等）９を４００Å程度スパッタリングに
より堆積する。シリサイド化アニールにより、ゲート電
極４上面、ソース・ドレイン領域上面のシリコンと高融
点金属９を反応させシリサイドを形成する。

【００５０】図８（ｅ）次いで、選択エッチングによ
り、フィールド酸化膜２上及び、サイドウォール８ａ上
の未反応高融点金属を選択的にエッチング除去する。そ
の後、シリサイド低抵抗化アニール９ａを行なう。

【００５１】図８（ｆ）さらに引き続き、Ｎｃｈの場
合、ヒ素もしくは、リンを、Ｐｃｈの場合、ボロンをＢ
Ｆ₂ ⁺ イオンのイオン注入（Ｎ⁺ またはＰ⁺ ）により、
例えば、加速エネルギー５０ｋｅＶ、ドーズ量１×１０
¹⁵／ｃｍ² 程度の条件で注入する。このイオン注入は、
シリサイド中、もしくは、シリサイド・シリコン界面近
傍に注入し、その後、不純物アニールを８５０℃程度で
行う。

【００５２】図９は、上記方法をＣＭＯＳ型累積回路製
造に適用した場合である。従ってＮｃｈ領域（図では左
半分）とＰｃｈ領域（図では右半分）を有する（従来例
および第３、第４の実施例同様）。

【００５３】図９（ａ）Ｐ型シリコン基板１に、Ｎ型ウ
ェル領域（同図右半分）を形成し、フィールド酸化膜
２、ゲート酸化膜３、ゲート電極４を形成する。ここ
で、次の（ｂ）項の工程での酸化膜６を堆積してもよ
い。次いで、Ｎｃｈ型領域をレジスト２６ｂでおおい、
まず、Ｐｃｈ型ＭＯＳＦＥＴのソース・ドレインとなる
不純物（ボロン）Ｐ⁺ を、例えば、ＢＦ₂ ⁺ 、３０ｋｅ
Ｖ、１×１０¹⁴／ｃｍ² の条件で注入する。その後、前
記レジスト２６ｂを除去する。

【００５４】図９（ｂ）次いで、全面にＯ₃ −ＴＥＯＳ
を使用したＬＰＣＶＤにより酸化膜６を７００Å程度
（少くとも１０００Å以下）堆積する。Ｐｃｈ型領域を
レジスト２６ａでおおい、ＬＤＤ層を形成するため、リ
ンを例えば、４５°、７０ｋｅＶ、２×１０¹³／ｃｍ²
の大斜角斜め注入のイオン・インプランテーションによ
り注入（Ｎ^- ）する。さらに引き続き、ソース・ドレイ
ンとなる不純物（ヒ素）を、例えば、Ａｓ⁺ 、１１０ｋ
ｅＶ、１×１０¹⁵／ｃｍ² の条件で注入（Ｎ⁺ ）する。

【００５５】図９（ｃ）次いで、全面に２０００Å〜３
０００Å程度の酸化膜を堆積後、異方性エッチングによ
り、サイドウォール８ａを形成する。その後、全面に高
融点金属２８を４００Å程度堆積し、アニールによりシ
リコンと高融点金属を反応させ、シリサイドを形成す
る。

【００５６】図９（ｄ）次いで、選択エッチングによ
り、未反応高融点金属を選択的に除去した後、Ｎｃｈ
側、Ｐｃｈ側を片側づつレジストでおおい、Ｎｃｈ側、
Ｐｃｈ側に、それぞれＮ型不純物Ｐ型不純物を前記
（ａ）（ｂ）の工程でできるよりも深い接合となる様な
インプラ条件で注入する。

【００５７】図１０（ｂ）は、上記の様にＰｃｈ型不純
物を上記工程（ａ）で注入（ＢＦ₂ ⁺ ３０ｋｅＶ、１×
１０¹⁴／ｃｍ² の条件）した場合の実験結果であり、ソ
ース・ドレインのキャリア濃度として１×１０¹⁹／ｃｍ
³ がゲート電極の端と重なっており、特に問題はない。
接合深さＸｊは０．０９μｍと浅い。

【００５８】図１０（ｃ）は、上記工程（ｂ）でＰｃｈ
型不純物を注入（ＢＦ₂ ⁺ 、６０ｋｅＶ、２×１０¹⁴／
ｃｍ² の条件）した場合である。この場合ソース・ドレ
インのキャリア濃度１×１０¹⁹／ｃｍ³ の所は、ゲート
電極の端の外側にあり、接合深さＸｊは，図１０（ｂ）
と同様０．０９μｍ程度となっているか、オフセットぎ
みであり、駆動力が低下し、さらに、電流を流しつづけ
ることによる特性変動が出てしまう。

【００５９】

【発明の効果】以上の様に、本発明によれば、第１〜第
４の実施例では、ゲート電極の第１のサイドウォールを
マスクにして形成された浅いＮ⁺ 層により、微細ＭＯＳ
ＦＥＴで問題となる短チャネル効果を効果的に抑制で
き、さらにソース・ドレイン部においては第２のサイド
ウォールをマスクにして形成された深いＮ⁺ 層上のみシ
リサイド化されるため、シリサイド底面と、接合との距
離が十分にとれ、接合リーク電流の発生しない良好な接
合を形成することが可能となる。第２のサイドウォール
は、ゲート電極のエッジより十分離れている（０．３〜
０．５μｍ）ため、その部分の接合深さが深くとも、Ｍ
ＯＳＦＥＴの短チャネル効果には影響しない。

【００６０】また、単純に、サイドウォール長を長くし
て、Ｎ^- 層を伸ばし、浅いＮ⁺ 層を形成しない場合と比
較した場合、これでは、Ｎ^- 層による寄生抵抗が増大す
ることになり、ＭＯＳＦＥＴの駆動力低下を招くが、浅
いＮ⁺ 層形成により、このＮ^- 層寄生抵抗増大の問題を
回避できる。さらに、深いＮ⁺ 層のドーズ量を下げるこ
とにより、接合容量を小さくできる。

【００６１】また、本発明の様に、窒化Ｓｉ膜を第２の
サイドウォールのエッチングに対するｓｔｏｐｐｅｒと
して用いることにより、Ｎｃｈソース・ドレイン及びＰ
ｃｈソース・ドレイン領域形成の際のホトリソ工程を増
やさずに、深さの異なる接合を形成することができる。

【００６２】第５の実施例においては、ソース・ドレイ
ン形成用インプラ・ドーズが、接合深さを十分浅くし、
しかも、駆動力を低下させない様な範囲に制御されてい
るため、微細なＭＯＳＦＥＴにおいても、十分短チャネ
ル効果が抑制され、しかも高駆動力なＭＯＳＦＥＴが実
現可能となっている。さらに、比較的長いサイドウォー
ルの外側でソース・ドレインがサリサイド化され、しか
も、その領域のみ、接合が深くなっているため、トラン
ジスターの短チャネル効果を増大させることなく、接合
リーク電流の増大を抑制できる。しかも、ソース・ドレ
イン注入を比較的低ドーズとし、ソース・ドレインのシ
ート抵抗増大をサリサイド化により抑え、十分な低抵抗
化を実現できている。しかも、シリコンと高融点金属を
反応させる工程（シリサイド化工程）では、そのシリコ
ン中の不純物濃度が、従来ほど高くないため、シリサイ
ド化工程も再現性よく安定して行なえる。

【００６３】第６の実施例のＣＭＯＳ製造にあたって
は、Ｐｃｈ領域のソース・ドレイン（従来より低ドー
ズ）不純物注入を、接合を浅くしながらオフセットにな
ることを防止し、特性変動のないＭＯＳＦＥＴを実現で
きる。さらにＮｃｈ側をＬＤＤとするのに、エッチング
をしない比較的薄い酸化膜を通して、ＬＤＤインプラ、
ソース・ドレインインプラを同時に行うため、マスク・
ステップを簡略化でき、しかも、サイドウォールエッチ
ングを次に続く、比較的厚い酸化膜形成後に一回のみと
でき、工程を簡略化できる。また、Ｎｃｈの薄い酸化膜
を通して、従来よりドーズ量の低いソース・ドレイン不
純物注入を行うため、ＮｃｈのＭＯＳＦＥＴの駆動力も
大きくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構造。

【図２】本発明の第１の実施例の製造方法。

【図３】本発明の第２の実施例の製造方法。

【図４】本発明の第３の実施例の製造方法（その１）。

【図５】本発明の第３の実施例の製造方法（その２）。

【図６】本発明の第４の実施例の製造方法（その１）。

【図７】本発明の第４の実施例の製造方法（その２）。

【図８】本発明の第５の実施例の製造方法。

【図９】本発明の第６の実施例の製造方法。

【図１０】本発明の第５、第６の実施例の実験結果。

【図１１】従来例。

【図１２】問題点説明図。

【符号の説明】

１ 基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン層（５ａ浅い層、５ｂ深い層） ６ 第１のサイドウォール ８ 第２のサイドウォール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電界効果型トランジスタを有する半導体
   素子における該電界効果型トランジスタ部の構造とし
   て、 ゲート電極の側壁に第１のサイドウォールとさらにその
   側面に第２のサイドウォールが形成されており、該第１
   のサイドウォールの主部をマスクとして形成されたソー
   ス・ドレイン層と、前記第２のサイドウォールをマスク
   として形成された前記第１のサイドウォールによるソー
   ス・ドレイン層より深いソース・ドレイン層とを有し、
   少なくとも前記第２のサイドウォールによるソース・ド
   レイン層の上部にシリサイド化された層が形成されてい
   ることを特徴とする半導体素子。
2. 【請求項２】 前記第２のサイドウォールが、最終的な
   構造においては除去されていることを特徴とする請求項
   １記載の半導体素子。
3. 【請求項３】 （ａ）半導体基板上に、電界効果型トラ
   ンジスタのゲート電極を形成し、該ゲート電極の側壁に
   第１のサイドウォールを形成する工程、 （ｂ）前記第１のサイドウォールの側面に、第２のサイ
   ドウォールを形成する工程、 （ｃ）前記第１のサイドウォールの主部をマスクにし
   て、前記電界効果型トランジスタのソース・ドレインと
   なる層を形成する工程、 （ｄ）前記第２のサイドウォールをマスクにして、前記
   第１のサイドウォールによるソース・ドレイン層より深
   いソース・ドレイン層を形成する工程、 （ｅ）少なくとも、前記第２のサイドウォールによるソ
   ース・ドレイン層の上部をシリサイド化する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
   法。
4. 【請求項４】 （ａ）半導体基板上に、電界効果型トラ
   ンジスタのゲート電極を形成し、該ゲート電極の側壁に
   形成される第１及び第２のサイドウォールの幅の合計が
   ０．３μｍ以下となるよう全面に絶縁膜を形成する工
   程、 （ｂ）前記電界効果型トランジスタのソース・ドレイン
   層となる層を、第１サイドウォールをマスクにしてその
   形成用不純物注入のドーズ量を７×１０¹³／ｃｍ² ない
   し１×１０¹⁵／ｃｍ² の範囲で注入する工程、 （ｃ）前記ゲート電極の側壁に前記第１のサイドウォー
   ルの外側にさらに第２のサイドウォールを形成する工
   程、 （ｄ）前記ゲート電極およびソース・ドレイン領域の上
   面に高融点金属によるシリサイド層を形成し、前記第２
   のサイドウォールをマスクにして、さらに、前記工程で
   形成されたソース・ドレイン層より深いソース・ドレイ
   ン層を形成する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
   法。
5. 【請求項５】 Ｐチャネル（Ｐｃｈ）領域とＮチャネル
   （Ｎｃｈ）領域とを同一基板に有するＣＭＯＳ型半導体
   素子の製造において、 （ａ）前記両領域に、電界効果型トランジスタのゲート
   電極を形成後、まず、Ｐｃｈ領域側に、前記請求項４記
   載の（ａ）（ｂ）と同様の方法、条件でＰｃｈ領域側の
   ソース・ドレイン層を形成する工程、 （ｂ）前記工程後、Ｎｃｈ領域側のソース・ドレイン層
   を形成し、前記ゲート電極の第１のサイドウォールの外
   側に第２のサイドウォールを形成する工程、 （ｃ）前記Ｎｃｈ、Ｐｃｈ両領域とも、その領域の前記
   ゲート電極およびソース・ドレイン層の上面に高融点金
   属によるシリサイド層を形成する工程、 以上の工程を含むことを特徴とする半導体素子の製造方
   法。
6. 【請求項６】 Ｐチャネル（Ｐｃｈ）領域とＮチャネル
   （Ｎｃｈ）領域とを同一基板に有するＣＭＯＳ型半導体
   素子の製造において、 （ａ）前記両領域に、電界効果型トランジスタのゲート
   電極を形成後、該ゲート電極をマスクにして前記請求項
   ４記載の（ａ）（ｂ）項と同様の方法、条件でＰｃｈ領
   域のソース・ドレイン層を形成する工程、 （ｂ）前記ゲート電極の側壁の第１のサイドウォール形
   成を含め全面に厚さ１０００Å以下の絶縁膜を堆積し、
   該絶縁膜を通してＮｃｈ領域側にのみ、前記電界効果型
   トランジスタのソース・ドレイン層及びＬＤＤ型層とす
   るための不純物注入を行なう工程、 （ｃ）前記ゲート電極の第１のサイドウォールの外側に
   第２のサイドウォールを形成するために、全面に厚さ１
   ０００〜３０００Åの絶縁膜を形成し、前記第２のサイ
   ドウォールを形成した後、少なくとも前記ソース・ドレ
   イン層の上面に高融点金属によるシリサイド層を形成す
   る工程、 以上の工程を含むことを特徴とする半導体素子の製造方
   法。