JP2827962B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にゲート電極上及びソース領域とドレイン領域
上の少なくとも一部に金属膜あるいは金属シリサイド膜
を有する相補型電界効果トランジスタの製造方法に関す
る。
関し、特にゲート電極上及びソース領域とドレイン領域
上の少なくとも一部に金属膜あるいは金属シリサイド膜
を有する相補型電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】集積回路を構成するＭＯＳＦＥＴ（ＭＯ
Ｓ電界効果トランジスタ）においては、トランジスタの
微細化が進んでいる。ＭＯＳＦＥＴの微細化において
は、ゲート電極のゲート長を短くすることと、ソース及
びドレイン領域の拡散層の接合の深さを浅くすることが
要求されるが、これらの要求は、ゲート電極とソース及
びドレイン拡散層の層抵抗をそれぞれ増大させる。
Ｓ電界効果トランジスタ）においては、トランジスタの
微細化が進んでいる。ＭＯＳＦＥＴの微細化において
は、ゲート電極のゲート長を短くすることと、ソース及
びドレイン領域の拡散層の接合の深さを浅くすることが
要求されるが、これらの要求は、ゲート電極とソース及
びドレイン拡散層の層抵抗をそれぞれ増大させる。
【０００３】その結果、ゲート電極あるいはソース及び
ドレイン領域の寄生抵抗がデバイスのチャネル抵抗に比
例して相対的に大きくなり、ドレイン電流が減少すると
いう問題点がある。
ドレイン領域の寄生抵抗がデバイスのチャネル抵抗に比
例して相対的に大きくなり、ドレイン電流が減少すると
いう問題点がある。
【０００４】デバイス特性劣化を防止するために、Ｍ．
Ｓｅｋｉｎｅらは文献（M.Sekine等、“Self-Aligned T
ungusten Strapped Source/Drain and Gate Technology
Realizing the Lowest Sheet Resistance for Sub-qua
rter Micron CMOS”、１９９４インタナショナル・エレ
クトロン・デバイセス・コンファレンス（Internationa
l Electron Devices Conference）、テクニカル・ダイ
ジェスト（Technical Digest）、第４９３〜４９６頁(I
EDM94-493〜496)、1994年）において、ゲート電極とし
て多結晶シリコンと金属膜の２層構造を有するＭＯＳＦ
ＥＴを提案している。
Ｓｅｋｉｎｅらは文献（M.Sekine等、“Self-Aligned T
ungusten Strapped Source/Drain and Gate Technology
Realizing the Lowest Sheet Resistance for Sub-qua
rter Micron CMOS”、１９９４インタナショナル・エレ
クトロン・デバイセス・コンファレンス（Internationa
l Electron Devices Conference）、テクニカル・ダイ
ジェスト（Technical Digest）、第４９３〜４９６頁(I
EDM94-493〜496)、1994年）において、ゲート電極とし
て多結晶シリコンと金属膜の２層構造を有するＭＯＳＦ
ＥＴを提案している。
【０００５】また、Ｋ．Ｋａｓａｉらは文献（K.Kasai
等、“W/WNx/Poly-Si Gate Technology for Future Hig
h Speed Deep Submicron CMOS LSIs”、１９９４インタ
ナショナル・エレクトロン・デバイセス・コンファレン
ス（International ElectronDevices Conference）、テ
クニカル・ダイジェスト（Technical Digest）、第４９
７〜５００頁(IEDM94-497〜500)、1994年）において、
ゲート電極として多結晶シリコンと金属窒化膜と金属膜
の３層構造を有するＭＯＳＦＥＴを提案している。
等、“W/WNx/Poly-Si Gate Technology for Future Hig
h Speed Deep Submicron CMOS LSIs”、１９９４インタ
ナショナル・エレクトロン・デバイセス・コンファレン
ス（International ElectronDevices Conference）、テ
クニカル・ダイジェスト（Technical Digest）、第４９
７〜５００頁(IEDM94-497〜500)、1994年）において、
ゲート電極として多結晶シリコンと金属窒化膜と金属膜
の３層構造を有するＭＯＳＦＥＴを提案している。
【０００６】図６を参照して、ゲート電極が多結晶シリ
コンと金属膜の２層構造を有するＣＭＯＳ（相補型ＭＯ
Ｓ）デバイスの製造方法を以下に説明する。
コンと金属膜の２層構造を有するＣＭＯＳ（相補型ＭＯ
Ｓ）デバイスの製造方法を以下に説明する。
【０００７】まず、シリコン半導体基板１０１上にｐウ
ェル１０２とｎウェル１０３、さらに素子分離領域１０
４を形成する。次に、ゲート酸化膜１０５を熱酸化法に
より形成し、ゲート電極となる多結晶シリコン膜１０６
とＣＶＤ酸化膜１０８を堆積する。
ェル１０２とｎウェル１０３、さらに素子分離領域１０
４を形成する。次に、ゲート酸化膜１０５を熱酸化法に
より形成し、ゲート電極となる多結晶シリコン膜１０６
とＣＶＤ酸化膜１０８を堆積する。
【０００８】異方性エッチングによりゲート電極を形成
した後、化学的気相堆積法（ＣＶＤ）法により基板上に
シリコン酸化膜を堆積し、さらに異方性エッチングを行
ない、ゲート電極側面に酸化膜スペーサ１０７をを形成
する（図６（Ａ）参照）。
した後、化学的気相堆積法（ＣＶＤ）法により基板上に
シリコン酸化膜を堆積し、さらに異方性エッチングを行
ない、ゲート電極側面に酸化膜スペーサ１０７をを形成
する（図６（Ａ）参照）。
【０００９】次に、フッ化水素ガスを用いた気相エッチ
ング法（vapor HF selective etching）によりＣＶＤ酸
化膜１０８のみを除去する（図６（Ｂ）参照）。
ング法（vapor HF selective etching）によりＣＶＤ酸
化膜１０８のみを除去する（図６（Ｂ）参照）。
【００１０】その後、ＮＭＯＳ領域の多結晶シリコンゲ
ート電極１２０とソース・ドレイン領域１２１にｎ型不
純物を、ＰＭＯＳ領域の多結晶シリコンゲート電極１３
０とソース及びドレイン領域１３１にはｐ型の不純物
を、イオン注入法にて導入する。
ート電極１２０とソース・ドレイン領域１２１にｎ型不
純物を、ＰＭＯＳ領域の多結晶シリコンゲート電極１３
０とソース及びドレイン領域１３１にはｐ型の不純物
を、イオン注入法にて導入する。
【００１１】さらに、ＷＦ6を用いた選択ＣＶＤ法によ
り、ゲート電極とソース／ドレイン領域上に、タングス
テン膜２００を選択的に堆積することにより（図６
（Ｃ）参照）、ＣＭＯＳ上のシリサイド膜を完成する。
り、ゲート電極とソース／ドレイン領域上に、タングス
テン膜２００を選択的に堆積することにより（図６
（Ｃ）参照）、ＣＭＯＳ上のシリサイド膜を完成する。
【００１２】また、図７及び図８は、ゲート電極が多結
晶シリコン（１２０又は１３０）と金属窒化膜２０１と
金属膜２００の３層構造を有するＣＭＯＳデバイスの従
来の製造方法を工程順に説明する図である。
晶シリコン（１２０又は１３０）と金属窒化膜２０１と
金属膜２００の３層構造を有するＣＭＯＳデバイスの従
来の製造方法を工程順に説明する図である。
【００１３】まず、シリコン半導体基板１０１上にｐウ
ェル１０２とｎウェル１０３、さらに素子分離領域１０
４を形成する。
ェル１０２とｎウェル１０３、さらに素子分離領域１０
４を形成する。
【００１４】次に、ゲート酸化膜１０５を熱酸化法によ
り形成し、ゲート電極となる多結晶シリコン膜（１２
０、１３０）を堆積する（図７（Ａ）参照）。
り形成し、ゲート電極となる多結晶シリコン膜（１２
０、１３０）を堆積する（図７（Ａ）参照）。
【００１５】さらに、２回のリソグラフィ工程により、
ＮＭＯＳ側の多結晶シリコン１２０にはｎ型不純物を、
ＰＭＯＳ側の多結晶シリコン１３０にはｐ型不純物をイ
オン注入により導入し、その後、多結晶シリコン膜上に
窒化タングステン膜２０１とタングステン膜２００をス
パッタ法により堆積し、異方性エッチングによりゲート
電極を形成する。
ＮＭＯＳ側の多結晶シリコン１２０にはｎ型不純物を、
ＰＭＯＳ側の多結晶シリコン１３０にはｐ型不純物をイ
オン注入により導入し、その後、多結晶シリコン膜上に
窒化タングステン膜２０１とタングステン膜２００をス
パッタ法により堆積し、異方性エッチングによりゲート
電極を形成する。
【００１６】その後、化学的気相堆積法（ＣＶＤ）によ
り基板上にシリコン酸化膜を堆積し、さらに異方性エッ
チングを行い、ゲート電極側面に酸化膜スペーサ１０７
を形成する（図７（Ｂ）参照）。
り基板上にシリコン酸化膜を堆積し、さらに異方性エッ
チングを行い、ゲート電極側面に酸化膜スペーサ１０７
を形成する（図７（Ｂ）参照）。
【００１７】次に、ＮＭＯＳ領域のソース及びドレイン
領域にはｎ型の不純物を、ＰＭＯＳ領域のソース及びド
レイン領域にはｐ型の不純物を、イオン注入法にて導入
する。さらに、ソース・ドレイン領域の抵抗を下げる為
に、基板上にチタン膜３００を堆積した後、熱処理を行
いソース・ドレイン領域上に自己整合的に金属シリサイ
ド膜３０１を形成する（図８（Ｃ）参照）。
領域にはｎ型の不純物を、ＰＭＯＳ領域のソース及びド
レイン領域にはｐ型の不純物を、イオン注入法にて導入
する。さらに、ソース・ドレイン領域の抵抗を下げる為
に、基板上にチタン膜３００を堆積した後、熱処理を行
いソース・ドレイン領域上に自己整合的に金属シリサイ
ド膜３０１を形成する（図８（Ｃ）参照）。
【００１８】絶縁膜上の未反応金属膜は、ウェットエッ
チングにより選択的に除去することで、ＣＭＯＳ上のシ
リサイド膜を完成する（図８（Ｄ）参照）。
チングにより選択的に除去することで、ＣＭＯＳ上のシ
リサイド膜を完成する（図８（Ｄ）参照）。
【００１９】
【発明が解決しようとする課題】しかしながら、図６に
示したゲート電極が多結晶シリコンと金属膜の２層構造
を有する相補型半導体装置においては、２層構造形成後
の高温プロセスにより金属膜とシリコン膜がシリサイド
化反応を生じ、ゲート絶縁膜が破壊されるか、あるいは
拡散層の接合が破壊されるという問題点がある。
示したゲート電極が多結晶シリコンと金属膜の２層構造
を有する相補型半導体装置においては、２層構造形成後
の高温プロセスにより金属膜とシリコン膜がシリサイド
化反応を生じ、ゲート絶縁膜が破壊されるか、あるいは
拡散層の接合が破壊されるという問題点がある。
【００２０】また、図７及び図８に示したゲート電極が
多結晶シリコンと金属窒化膜と金属膜の３層構造を有す
るＣＭＯＳ型半導体装置においては、シリサイド化反応
は生じないが、多結晶シリコン膜への不純物投入のため
に、余分に２回のリソグラフィ工程が必要となり、工程
数の大幅な増加を招くという問題点が依然残されたまま
である。
多結晶シリコンと金属窒化膜と金属膜の３層構造を有す
るＣＭＯＳ型半導体装置においては、シリサイド化反応
は生じないが、多結晶シリコン膜への不純物投入のため
に、余分に２回のリソグラフィ工程が必要となり、工程
数の大幅な増加を招くという問題点が依然残されたまま
である。
【００２１】従って、本発明は、上記問題点を解消し、
微細化に伴うデバイスの特性劣化を回避する（ゲート電
極の低抵抗化、耐熱性向上等）と共に、工程数の増大を
抑止し、相補型電界効果（ＣＭＯＳ）トランジスタ構造
を容易に実現しうる新規な製造方法を提供することを目
的とする。
微細化に伴うデバイスの特性劣化を回避する（ゲート電
極の低抵抗化、耐熱性向上等）と共に、工程数の増大を
抑止し、相補型電界効果（ＣＭＯＳ）トランジスタ構造
を容易に実現しうる新規な製造方法を提供することを目
的とする。
【００２２】
【課題を解決するための手段】前記目的を達成するため
本発明は、(a)シリコン基板の表面の素子分離領域と素
子形成領域にそれぞれ対応する所定の領域にフィールド
絶縁膜とゲート絶縁膜とをそれぞれ形成し、該ゲート絶
縁膜の所定の領域上に第１の多結晶シリコン膜と金属窒
化膜と第２の多結晶シリコン膜のこの順に積層してなる
ゲート電極を形成する工程と、(b)全面に絶縁膜を形成
し、異方性エッチングにより前記シリコン基板の表面の
所定の領域および前記ゲート電極の上面が露出するまで
前記絶縁膜のエッチバックを行ない、前記ゲート電極の
側面に前記絶縁膜からなるスペーサを形成する工程と、
(c)前記ゲート電極の前記第２の多結晶シリコンのみを
塩素ガスを用いた気相エッチング法により選択的にエッ
チングする工程と、(d)前記ゲート電極の前記第１の多
結晶シリコン膜と前記シリコン基板の表面の前記素子域
に所定の導電型の不純物を選択的に形成する工程と、
(e)金属膜を堆積して熱処理を行ない、少なくとも前記
工程(d)にて形成された拡散層の表面に前記金属膜の珪
化物からなる金属シリサイド膜を形成する工程と、(f)
前記絶縁膜上の未反応の前記金属膜を少なくとも選択的
にエッチング除去し、前記拡散層の表面のみに前記金属
シリサイド膜を残置する工程と、(g)少なくとも前記ゲ
ート電極の表面に金属膜を選択的に堆積する工程と、を
含むことを特徴とする半導体装置の製造方法を提供す
る。
本発明は、(a)シリコン基板の表面の素子分離領域と素
子形成領域にそれぞれ対応する所定の領域にフィールド
絶縁膜とゲート絶縁膜とをそれぞれ形成し、該ゲート絶
縁膜の所定の領域上に第１の多結晶シリコン膜と金属窒
化膜と第２の多結晶シリコン膜のこの順に積層してなる
ゲート電極を形成する工程と、(b)全面に絶縁膜を形成
し、異方性エッチングにより前記シリコン基板の表面の
所定の領域および前記ゲート電極の上面が露出するまで
前記絶縁膜のエッチバックを行ない、前記ゲート電極の
側面に前記絶縁膜からなるスペーサを形成する工程と、
(c)前記ゲート電極の前記第２の多結晶シリコンのみを
塩素ガスを用いた気相エッチング法により選択的にエッ
チングする工程と、(d)前記ゲート電極の前記第１の多
結晶シリコン膜と前記シリコン基板の表面の前記素子域
に所定の導電型の不純物を選択的に形成する工程と、
(e)金属膜を堆積して熱処理を行ない、少なくとも前記
工程(d)にて形成された拡散層の表面に前記金属膜の珪
化物からなる金属シリサイド膜を形成する工程と、(f)
前記絶縁膜上の未反応の前記金属膜を少なくとも選択的
にエッチング除去し、前記拡散層の表面のみに前記金属
シリサイド膜を残置する工程と、(g)少なくとも前記ゲ
ート電極の表面に金属膜を選択的に堆積する工程と、を
含むことを特徴とする半導体装置の製造方法を提供す
る。
【００２３】また、本発明は、前記工程(d)に引続き、
且つ前記工程(e)の前に、全面にイオン注入を行ない、
少なくとも前記拡散層の表面をアモルファス化する工程
を有することを特徴とする。
且つ前記工程(e)の前に、全面にイオン注入を行ない、
少なくとも前記拡散層の表面をアモルファス化する工程
を有することを特徴とする。
【００２４】本発明においては、好ましくは、前記工程
(c)において前記シリコン基板を所定温度に加熱して前
記第２の多結晶シリコンのみを選択的にエッチングする
ことを特徴とする。
(c)において前記シリコン基板を所定温度に加熱して前
記第２の多結晶シリコンのみを選択的にエッチングする
ことを特徴とする。
【００２５】本発明においては、好ましくは、前記拡散
層の表面に形成された前記金属シリサイド膜をアニール
処理することを特徴とする。
層の表面に形成された前記金属シリサイド膜をアニール
処理することを特徴とする。
【００２６】本発明においては、好ましくは、前記工程
(g)において、水素還元反応を用いた化学気相成長法に
より前記金属膜を選択的に形成することを特徴とする。
(g)において、水素還元反応を用いた化学気相成長法に
より前記金属膜を選択的に形成することを特徴とする。
【００２７】また。本発明は、(a)ＮＭＯＳ領域、ＰＭ
ＯＳ領域、及び素子分離領域を形成したシリコン基板の
ゲート酸化膜上に、第１の多結晶シリコン膜、金属窒化
膜、第２の多結晶シリコン膜を順次積層してなるゲート
電極を形成し、(b)前記ゲート電極の側面に絶縁膜から
なるスペーサ（側壁部）を形成し、(c)前記基板を塩素
ガス雰囲気中で所定温度に加熱して前記第２の多結晶シ
リコン膜を選択的にエッチング除去し、(d)ＮＭＯＳ領
域のゲート電極の第１の多結晶シリコン膜とソース及び
ドレイン領域にｎ型不純物を、ＰＭＯＳ領域のゲート電
極の第１の多結晶シリコン膜とソース及びドレイン領域
にはｐ型不純物をそれぞれ導入し、(e)基板を覆うよう
に金属膜を堆積し、ソース及びドレイン領域上に自己整
合的に金属シリサイド膜を形成した後、未反応の該金属
膜を選択的に除去し、(f)ソース及びドレイン領域の前
記金属シリサイド膜をアニール処理し、(g)前記ゲート
電極の金属窒化膜上に水素還元反応を用いた選択成長法
により金属膜を堆積して、ＣＭＯＳデバイス構造を形成
することを特徴とする半導体装置の製造方法を提供す
る。
ＯＳ領域、及び素子分離領域を形成したシリコン基板の
ゲート酸化膜上に、第１の多結晶シリコン膜、金属窒化
膜、第２の多結晶シリコン膜を順次積層してなるゲート
電極を形成し、(b)前記ゲート電極の側面に絶縁膜から
なるスペーサ（側壁部）を形成し、(c)前記基板を塩素
ガス雰囲気中で所定温度に加熱して前記第２の多結晶シ
リコン膜を選択的にエッチング除去し、(d)ＮＭＯＳ領
域のゲート電極の第１の多結晶シリコン膜とソース及び
ドレイン領域にｎ型不純物を、ＰＭＯＳ領域のゲート電
極の第１の多結晶シリコン膜とソース及びドレイン領域
にはｐ型不純物をそれぞれ導入し、(e)基板を覆うよう
に金属膜を堆積し、ソース及びドレイン領域上に自己整
合的に金属シリサイド膜を形成した後、未反応の該金属
膜を選択的に除去し、(f)ソース及びドレイン領域の前
記金属シリサイド膜をアニール処理し、(g)前記ゲート
電極の金属窒化膜上に水素還元反応を用いた選択成長法
により金属膜を堆積して、ＣＭＯＳデバイス構造を形成
することを特徴とする半導体装置の製造方法を提供す
る。
【００２８】
【作用】本発明の作用・原理を以下に説明する。
【００２９】本発明は、ゲート電極の抵抗を下げ、かつ
耐熱性を保持するために、ゲート電極構造として多結晶
シリコン膜上に金属窒化膜と金属膜から成る３層構造を
有する半導体装置の製造方法を提供するものである。
耐熱性を保持するために、ゲート電極構造として多結晶
シリコン膜上に金属窒化膜と金属膜から成る３層構造を
有する半導体装置の製造方法を提供するものである。
【００３０】すなわち、本発明の製造方法では、２つの
全く新規なプロセス技術として、多結晶シリコンのみを
塩素ガスを用いた気相エッチング法により選択的にエッ
チングする技術と、金属窒化膜上に金属膜を選択的に堆
積する技術とが用いられる。
全く新規なプロセス技術として、多結晶シリコンのみを
塩素ガスを用いた気相エッチング法により選択的にエッ
チングする技術と、金属窒化膜上に金属膜を選択的に堆
積する技術とが用いられる。
【００３１】新規技術の１つである多結晶シリコンの選
択エッチングは、シリコンエッチングの結晶面依存性の
実験結果に基づく知見により完成されたものである。
択エッチングは、シリコンエッチングの結晶面依存性の
実験結果に基づく知見により完成されたものである。
【００３２】真空チャンバー中において、多結晶シリコ
ンと単結晶シリコン（１００）面上に塩素ガスを供給し
て、シリコンをエッチングする。この場合、基板温度を
６００℃〜８００℃に設定すると、図５に示すように、
多結晶シリコン（poly-Si）上と（１００）面単結晶シ
リコン上とで、シリコンエッチング量が異なる。なお、
図５の横軸は基板温度（℃）を、縦軸はエッチングレー
ト（オングストローム／）分を示している。
ンと単結晶シリコン（１００）面上に塩素ガスを供給し
て、シリコンをエッチングする。この場合、基板温度を
６００℃〜８００℃に設定すると、図５に示すように、
多結晶シリコン（poly-Si）上と（１００）面単結晶シ
リコン上とで、シリコンエッチング量が異なる。なお、
図５の横軸は基板温度（℃）を、縦軸はエッチングレー
ト（オングストローム／）分を示している。
【００３３】より詳細には、基板温度が７００℃以下で
は、単結晶シリコンは全くエッチングされないが、多結
晶シリコン（poly-Si）上ではエッチングが進行する。
は、単結晶シリコンは全くエッチングされないが、多結
晶シリコン（poly-Si）上ではエッチングが進行する。
【００３４】従って、上記エッチング条件を用いること
により、多結晶シリコン上のみを選択的にエッチングす
ることができる。
により、多結晶シリコン上のみを選択的にエッチングす
ることができる。
【００３５】一方、本発明における他の新規技術である
金属窒化膜上への金属膜の選択堆積は、水素還元反応を
用いた選択成長反応を用いる。
金属窒化膜上への金属膜の選択堆積は、水素還元反応を
用いた選択成長反応を用いる。
【００３６】水素還元反応を利用することにより、下地
がシリコン基板でなく、金属窒化膜の場合でも、選択成
長が可能となる。
がシリコン基板でなく、金属窒化膜の場合でも、選択成
長が可能となる。
【００３７】上記の新規技術を用いることにより、下層
の多結晶シリコン膜への不純物導入時には、ゲート構造
は金属窒化膜と多結晶シリコン膜の２層構造とすること
が可能とされ、余分なリソグラフィ工程を不要とし、ソ
ース及びドレイン領域への不純物導入と同時に行なうこ
とができる。
の多結晶シリコン膜への不純物導入時には、ゲート構造
は金属窒化膜と多結晶シリコン膜の２層構造とすること
が可能とされ、余分なリソグラフィ工程を不要とし、ソ
ース及びドレイン領域への不純物導入と同時に行なうこ
とができる。
【００３８】さらに、本発明においては、下層多結晶シ
リコン膜への不純物導入時にゲート構造を金属窒化膜と
多結晶シリコン膜の２層構造とし、最終のゲート構造を
金属膜と金属窒化膜と多結晶シリコン膜とするために、
初期のゲート電極構造として上層多結晶シリコン膜と金
属窒化膜と下層多層シリコン膜の３層構造を用いる。初
期のゲート電極構造を形成後、ゲート側壁を形成してか
ら、上層多結晶シリコンのみを塩素ガスを用いた気相エ
ッチング法により選択的にエッチングする。
リコン膜への不純物導入時にゲート構造を金属窒化膜と
多結晶シリコン膜の２層構造とし、最終のゲート構造を
金属膜と金属窒化膜と多結晶シリコン膜とするために、
初期のゲート電極構造として上層多結晶シリコン膜と金
属窒化膜と下層多層シリコン膜の３層構造を用いる。初
期のゲート電極構造を形成後、ゲート側壁を形成してか
ら、上層多結晶シリコンのみを塩素ガスを用いた気相エ
ッチング法により選択的にエッチングする。
【００３９】このエッチングにより、ゲート電極には下
層多結晶シリコン膜と金属窒化膜のみが残る。次に、ゲ
ート電極とソース及びドレイン領域にイオン注入により
不純物導入後、金属窒化膜上に選択ＣＶＤ法により金属
膜を堆積することにより、最終のゲート構造を形成でき
る。
層多結晶シリコン膜と金属窒化膜のみが残る。次に、ゲ
ート電極とソース及びドレイン領域にイオン注入により
不純物導入後、金属窒化膜上に選択ＣＶＤ法により金属
膜を堆積することにより、最終のゲート構造を形成でき
る。
【００４０】
【実施例】本発明の実施例を図面を参照して以下に説明
する。
する。
【００４１】
【実施例１】図１及び図２は、本発明の第１の実施例に
係る製造方法を工程順に説明するための図である。
係る製造方法を工程順に説明するための図である。
【００４２】図１（Ａ）を参照して、ｐウェル１０２、
ｎウェル１０３と素子分離領域１０４を形成したシリコ
ン半導体基板１０１上に、ゲート酸化膜１０５を熱酸化
法により形成し、ノンドープ多結晶シリコン膜（下層多
結晶シリコン膜）１０６を１００ｎｍ、タングステン窒
化膜２０１を２０ｎｍ、ノンドープ多結晶シリコン膜
（上層多結晶シリコン膜）１０９を１００ｎｍ堆積し、
異方性エッチングによりゲート電極を形成した後、ＣＶ
Ｄ法により基板上にシリコン酸化膜を堆積し、さらに異
方性エッチングを行い、ゲート電極側面に酸化膜スペー
サ１０７を形成する。
ｎウェル１０３と素子分離領域１０４を形成したシリコ
ン半導体基板１０１上に、ゲート酸化膜１０５を熱酸化
法により形成し、ノンドープ多結晶シリコン膜（下層多
結晶シリコン膜）１０６を１００ｎｍ、タングステン窒
化膜２０１を２０ｎｍ、ノンドープ多結晶シリコン膜
（上層多結晶シリコン膜）１０９を１００ｎｍ堆積し、
異方性エッチングによりゲート電極を形成した後、ＣＶ
Ｄ法により基板上にシリコン酸化膜を堆積し、さらに異
方性エッチングを行い、ゲート電極側面に酸化膜スペー
サ１０７を形成する。
【００４３】次に、基板を真空チャンバーに入れ、１×
１０-9Torrまで排気し、塩素ガスをチャンバー内に１sc
cmの条件で注入する。さらに、基板を７５０℃まで加熱
する。すると、ゲート電極表面の上層多結晶シリコン膜
１０９のみがエッチングされ（図５参照）、基板シリコ
ン上ではシリコン膜はエッチングされない（図１（Ｂ）
参照）。
１０-9Torrまで排気し、塩素ガスをチャンバー内に１sc
cmの条件で注入する。さらに、基板を７５０℃まで加熱
する。すると、ゲート電極表面の上層多結晶シリコン膜
１０９のみがエッチングされ（図５参照）、基板シリコ
ン上ではシリコン膜はエッチングされない（図１（Ｂ）
参照）。
【００４４】また、上層多結晶シリコン膜１０９のエッ
チングは、タングステン窒化膜２０１上にて停止する。
チングは、タングステン窒化膜２０１上にて停止する。
【００４５】その後、ＮＭＯＳ領域のゲート電極４０１
（の下層多結晶シリコン膜１０６）と、ソース・ドレイ
ン領域４０２にはヒ素（Ａｓ）を、ＰＭＯＳ領域のゲー
ト電極５０１とソース・ドレイン領域５０２には二フッ
化ボロン（ＢＦ2）をイオン注入法にて導入する。この
状態を図１（Ｂ）は示している。
（の下層多結晶シリコン膜１０６）と、ソース・ドレイ
ン領域４０２にはヒ素（Ａｓ）を、ＰＭＯＳ領域のゲー
ト電極５０１とソース・ドレイン領域５０２には二フッ
化ボロン（ＢＦ2）をイオン注入法にて導入する。この
状態を図１（Ｂ）は示している。
【００４６】さらに、図１（Ｃ）に示すように、基板上
にスパッタ法により、チタン膜３００を３５ｎｍ堆積し
た後、略６５０℃で１０秒間のランプ・アニール法によ
り、ソース・ドレイン領域上に自己整合的にチタンシリ
サイド膜３０１を形成する。
にスパッタ法により、チタン膜３００を３５ｎｍ堆積し
た後、略６５０℃で１０秒間のランプ・アニール法によ
り、ソース・ドレイン領域上に自己整合的にチタンシリ
サイド膜３０１を形成する。
【００４７】絶縁膜上の未反応金属膜は、過酸化水素水
系のウェットエッチングにより選択的に除去する。
系のウェットエッチングにより選択的に除去する。
【００４８】その後、８５０℃で１０秒間のランプ・ア
ニール法により、ソース・ドレイン領域のチタンシリサ
イド膜３０１を低抵抗化する。
ニール法により、ソース・ドレイン領域のチタンシリサ
イド膜３０１を低抵抗化する。
【００４９】さらに、図２（Ｄ）に示すように、水素還
元モードによるＷＦ6ガスを用いた化学的気相成長法
（ＣＶＤ）により、ゲート電極のタングステン窒化膜上
にのみタングステン膜２００を８０ｎｍ堆積し、ＣＭＯ
Ｓデバイス構造を形成する。
元モードによるＷＦ6ガスを用いた化学的気相成長法
（ＣＶＤ）により、ゲート電極のタングステン窒化膜上
にのみタングステン膜２００を８０ｎｍ堆積し、ＣＭＯ
Ｓデバイス構造を形成する。
【００５０】本実施例においては、ゲート電極の下層多
結晶シリコン膜への不純物を導入する際、ゲート構造は
金属窒化膜と多結晶シリコン膜の２層構造とされてお
り、余分なリソグラフィを不要とし、多結晶シリコン膜
への不純物導入をソース及びドレイン領域への不純物導
入と同時に行なうことができるため製造工程の増大を回
避し、且つ微細化の進んだディープサブミクロンＣＭＯ
Ｓデバイスの製造に好適に適用される。
結晶シリコン膜への不純物を導入する際、ゲート構造は
金属窒化膜と多結晶シリコン膜の２層構造とされてお
り、余分なリソグラフィを不要とし、多結晶シリコン膜
への不純物導入をソース及びドレイン領域への不純物導
入と同時に行なうことができるため製造工程の増大を回
避し、且つ微細化の進んだディープサブミクロンＣＭＯ
Ｓデバイスの製造に好適に適用される。
【００５１】
【実施例２】図３及び図４は、本発明の第２の実施例に
係る製造方法を工程順に示す図である。
係る製造方法を工程順に示す図である。
【００５２】図３（Ａ）を参照して、ｐウェル１０２、
ｎウェル１０３と素子分離領域１０４を形成したシリコ
ン半導体基板１０１上に、ゲート酸化膜１０５を熱酸化
法により形成し、ノンドープ多結晶シリコン膜（下層多
結晶シリコン膜）１０６を８０ｎｍ、窒化タングステン
膜２０１を１５ｎｍ、ノンドープ多結晶シリコン膜（上
層多結晶シリコン膜）１０９を１００ｎｍ堆積し、異方
性エッチングによりゲート電極を形成する。
ｎウェル１０３と素子分離領域１０４を形成したシリコ
ン半導体基板１０１上に、ゲート酸化膜１０５を熱酸化
法により形成し、ノンドープ多結晶シリコン膜（下層多
結晶シリコン膜）１０６を８０ｎｍ、窒化タングステン
膜２０１を１５ｎｍ、ノンドープ多結晶シリコン膜（上
層多結晶シリコン膜）１０９を１００ｎｍ堆積し、異方
性エッチングによりゲート電極を形成する。
【００５３】その後、ＣＶＤ法により基板上にシリコン
酸化膜を堆積し、さらに異方性エッチングを行い、ゲー
ト電極側面に酸化膜スペーサ１０７を形成する。
酸化膜を堆積し、さらに異方性エッチングを行い、ゲー
ト電極側面に酸化膜スペーサ１０７を形成する。
【００５４】次に、基板を真空チャンバーに入れ、１×
１０-9Torrまで排気し、次に塩素ガスをチャンバー内に
１sccmの条件で注入する。さらに、基板を７５０℃まで
加熱する。すると、ゲート電極表面の上層多結晶シリコ
ン膜１０９のみがエッチングされ、基板シリコン上では
シリコン膜はエッチングされない（図３（Ｂ）参照）。
１０-9Torrまで排気し、次に塩素ガスをチャンバー内に
１sccmの条件で注入する。さらに、基板を７５０℃まで
加熱する。すると、ゲート電極表面の上層多結晶シリコ
ン膜１０９のみがエッチングされ、基板シリコン上では
シリコン膜はエッチングされない（図３（Ｂ）参照）。
【００５５】また、上層多結晶シリコン膜１０９のエッ
チングはタングステン窒化膜２０１上にて停止する。
チングはタングステン窒化膜２０１上にて停止する。
【００５６】その後、ＮＭＯＳ領域のゲート電極４０１
と、ソース・ドレイン領域４０２にはヒ素を、ＰＭＯＳ
領域のゲート電極５０１とソース・ドレイン領域５０２
には二フッ化ボロンをイオン注入法にて導入する。この
状態を図３（Ｂ）は示している。
と、ソース・ドレイン領域４０２にはヒ素を、ＰＭＯＳ
領域のゲート電極５０１とソース・ドレイン領域５０２
には二フッ化ボロンをイオン注入法にて導入する。この
状態を図３（Ｂ）は示している。
【００５７】次に、加速電圧が３０keV、ドーズ量が３
×１０14cm-2の条件でヒ素を用いたイオン注入法によ
り、ソース・ドレイン領域４０２、５０２表面をアモル
ファス化する（図３（Ｃ）参照）。
×１０14cm-2の条件でヒ素を用いたイオン注入法によ
り、ソース・ドレイン領域４０２、５０２表面をアモル
ファス化する（図３（Ｃ）参照）。
【００５８】さらに、図４（Ｄ）に示すように、基板上
にスパッタ法により、チタン膜３００を２５ｎｍ堆積し
た後、６９０℃で１０秒間のランプ・アニール法によ
り、ソース・ドレイン領域上に自己整合的にチタンシリ
サイド膜３０１を形成する。なお、ソース・ドレイン領
域４０２、５０２表面をアモルファス化したことにより
金属チタンシリサイド膜３０１の形成が容易化される。
にスパッタ法により、チタン膜３００を２５ｎｍ堆積し
た後、６９０℃で１０秒間のランプ・アニール法によ
り、ソース・ドレイン領域上に自己整合的にチタンシリ
サイド膜３０１を形成する。なお、ソース・ドレイン領
域４０２、５０２表面をアモルファス化したことにより
金属チタンシリサイド膜３０１の形成が容易化される。
【００５９】絶縁膜上の未反応金属膜は、過酸化水素水
系のウェットエッチングにより選択的に除去する。
系のウェットエッチングにより選択的に除去する。
【００６０】その後、さらに８９０℃で１０秒間のラン
プ・アニール法により、ソース・ドレイン領域のチタン
シリサイド膜３０１を低抵抗化する。
プ・アニール法により、ソース・ドレイン領域のチタン
シリサイド膜３０１を低抵抗化する。
【００６１】さらに、図４（Ｅ）に示すように、水素還
元モードによるＷＦ6ガスを用いた化学的気相成長法に
より、ゲート電極のタングステン窒化膜２０１上にのみ
タングステン膜２００を６０ｎｍ堆積し、ＣＭＯＳデバ
イス構造を形成する。
元モードによるＷＦ6ガスを用いた化学的気相成長法に
より、ゲート電極のタングステン窒化膜２０１上にのみ
タングステン膜２００を６０ｎｍ堆積し、ＣＭＯＳデバ
イス構造を形成する。
【００６２】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様に限定されず、本発明の原理に
準ずる各種態様を含むことは勿論である。特に上記実施
例において例示した膜厚等のパラメータは本発明を限定
するものではない。また、本発明において、ソース・ド
レイン拡散層上に形成される金属シリサイド膜はチタン
シリサイド膜にのみ限定されず、Ｗ等他の高融点金属の
シリサイドを適用することもできる。
たが、本発明は上記態様に限定されず、本発明の原理に
準ずる各種態様を含むことは勿論である。特に上記実施
例において例示した膜厚等のパラメータは本発明を限定
するものではない。また、本発明において、ソース・ド
レイン拡散層上に形成される金属シリサイド膜はチタン
シリサイド膜にのみ限定されず、Ｗ等他の高融点金属の
シリサイドを適用することもできる。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極として金属膜と多結晶シリコン膜の２層構造
を用いる場合、下層多結晶シリコン膜への不純物導入時
には、ゲート構造は金属窒化膜と多結晶シリコン膜の２
層構造とすることが可能とされ、余分なリソグラフィを
不要とし、ソース及びドレイン領域への不純物導入と同
時に行なうことができるため、本発明は製造工程の増大
を回避している。
ゲート電極として金属膜と多結晶シリコン膜の２層構造
を用いる場合、下層多結晶シリコン膜への不純物導入時
には、ゲート構造は金属窒化膜と多結晶シリコン膜の２
層構造とすることが可能とされ、余分なリソグラフィを
不要とし、ソース及びドレイン領域への不純物導入と同
時に行なうことができるため、本発明は製造工程の増大
を回避している。
【００６４】さらに、本発明によれば、最終のゲート構
造として上から金属膜と金属窒化膜と多結晶シリコン膜
とし、ソース・ドレイン領域には金属シリサイド膜を形
成することにより、耐熱性を大幅に改善することができ
る。
造として上から金属膜と金属窒化膜と多結晶シリコン膜
とし、ソース・ドレイン領域には金属シリサイド膜を形
成することにより、耐熱性を大幅に改善することができ
る。
【図１】本発明の第１の実施例を工程順に説明するため
の図である。
の図である。
【図２】本発明の第１の実施例を工程順に説明するため
の図である。
の図である。
【図３】本発明の第２の実施例を工程順に説明するため
の図である。
の図である。
【図４】本発明の第２の実施例を工程順に説明するため
の図である。
の図である。
【図５】ゲート電極上とソース・ドレイン領域の拡散層
上に金属膜を同時に形成するＭＯＳＦＥＴの模式的断面
図である。
上に金属膜を同時に形成するＭＯＳＦＥＴの模式的断面
図である。
【図６】ゲート電極を金属膜と金属窒化膜と多結晶シリ
コン膜により形成するＭＯＳＦＥＴの製造方法を工程順
に説明する図である。
コン膜により形成するＭＯＳＦＥＴの製造方法を工程順
に説明する図である。
【図７】ゲート電極を金属膜と金属窒化膜と多結晶シリ
コン膜により形成するＭＯＳＦＥＴの製造方法を工程順
に説明する図である。
コン膜により形成するＭＯＳＦＥＴの製造方法を工程順
に説明する図である。
【図８】ポリシリコン膜上と（１００）単結晶シリコン
基板上とのシリコンエッチングの基板温度依存性を示す
図である。
基板上とのシリコンエッチングの基板温度依存性を示す
図である。
１０１ シリコン半導体基板 １０２ ｐウェル １０３ ｎウェル １０４ 素子分離領域 １０５ ゲート酸化膜 １０６ ノンドープポリシリコン膜 １０７ 酸化膜スペーサ １０８ ＣＶＤ酸化膜 １０９ 上層ノンドープポリシリコン膜 ２００ ゲート電極用金属膜 ２０１ 金属窒化膜 ３００ 拡散層用金属 ３０１ 金属シリサイド膜 ４０１ ＮＭＯＳのゲート電極 ４０２ ＮＭＯＳのソース・ドレイン領域 ５０１ ＰＭＯＳのゲート電極 ５０２ ＰＭＯＳのソース・ドレイン領域
Claims (6)
- 【請求項１】(a)シリコン基板の表面の素子分離領域と
素子形成領域にそれぞれ対応する所定の領域にフィール
ド絶縁膜とゲート絶縁膜とをそれぞれ形成し、該ゲート
絶縁膜の所定の領域上に第１の多結晶シリコン膜と金属
窒化膜と第２の多結晶シリコン膜のこの順に積層してな
るゲート電極を形成する工程と、 (b)全面に絶縁膜を形成し、異方性エッチングにより前
記シリコン基板の表面の所定の領域および前記ゲート電
極の上面が露出するまで前記絶縁膜のエッチバックを行
ない、前記ゲート電極の側面に前記絶縁膜からなるスペ
ーサを形成する工程と、 (c)前記ゲート電極の前記第２の多結晶シリコンのみを
塩素ガスを用いた気相エッチング法により選択的にエッ
チングする工程と、 (d)前記ゲート電極の前記第１の多結晶シリコン膜と前
記シリコン基板の表面の前記素子域に所定の導電型の不
純物を選択的に形成する工程と、 (e)金属膜を堆積して熱処理を行ない、少なくとも前記
工程(d)にて形成された拡散層の表面に前記金属膜の珪
化物からなる金属シリサイド膜を形成する工程と、 (f)前記絶縁膜上の未反応の前記金属膜を少なくとも選
択的にエッチング除去し、前記拡散層の表面のみに前記
金属シリサイド膜を残置する工程と、 (g)少なくとも前記ゲート電極の表面に金属膜を選択的
に堆積する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記工程(d)に引続き、且つ前記工程(e)の
前に、全面にイオン注入を行ない、少なくとも前記拡散
層の表面をアモルファス化する工程を有することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記工程(c)において前記シリコン基板を
所定温度に加熱して前記第２の多結晶シリコンのみを選
択的にエッチングすることを特徴とする請求項１又は２
記載の半導体装置の製造方法。 - 【請求項４】前記拡散層の表面に形成された前記金属シ
リサイド膜をアニール処理することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項５】前記工程(g)において、水素還元反応を用
いた化学気相成長法により前記金属膜を選択的に形成す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項６】 (a)ＮＭＯＳ領域、ＰＭＯＳ領域、及び素子分離領域を
形成したシリコン基板のゲート酸化膜上に、第１の多結
晶シリコン膜、金属窒化膜、第２の多結晶シリコン膜を
順次積層してなるゲート電極を形成し、 (b)前記ゲート電極の側面に絶縁膜からなるスペーサ
（側壁部）を形成し、 (c)前記基板を塩素ガス雰囲気中で所定温度に加熱して
前記第２の多結晶シリコン膜を選択的にエッチング除去
し、 (d)ＮＭＯＳ領域のゲート電極の第１の多結晶シリコン
膜とソース及びドレイン領域にｎ型不純物を、ＰＭＯＳ
領域のゲート電極の第１の多結晶シリコン膜とソース及
びドレイン領域にはｐ型不純物をそれぞれ導入し、 (e)基板を覆うように金属膜を堆積し、ソース及びドレ
イン領域上に自己整合的に金属シリサイド膜を形成した
後、未反応の該金属膜を選択的に除去し、 (f)ソース及びドレイン領域の前記金属シリサイド膜を
アニール処理し、 (g)前記ゲート電極の金属窒化膜上に水素還元反応を用
いた選択成長法により金属膜を堆積して、ＣＭＯＳデバ
イス構造を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129771A JP2827962B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体装置の製造方法 |
| US08/600,532 US5656519A (en) | 1995-02-14 | 1996-02-13 | Method for manufacturing salicide semiconductor device |
| KR1019960003510A KR100223729B1 (ko) | 1995-02-14 | 1996-02-14 | 살리사이드 반도체 장치 제조 방법 |
| EP96102174A EP0727815B1 (en) | 1995-02-14 | 1996-02-14 | Method for manufacturing semiconductor device with salicide portions |
| DE69600261T DE69600261T2 (de) | 1995-02-14 | 1996-02-14 | Herstellungsmethode für Halbleiterbauelement mit Salizid-Bereich |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129771A JP2827962B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306802A JPH08306802A (ja) | 1996-11-22 |
| JP2827962B2 true JP2827962B2 (ja) | 1998-11-25 |
Family
ID=15017811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7129771A Expired - Lifetime JP2827962B2 (ja) | 1995-02-14 | 1995-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827962B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3119190B2 (ja) | 1997-01-24 | 2000-12-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100461336B1 (ko) * | 1997-12-27 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP4031000B2 (ja) | 2005-01-13 | 2008-01-09 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627922A (en) * | 1979-08-14 | 1981-03-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS63174371A (ja) * | 1987-01-13 | 1988-07-18 | Nec Corp | 電界効果トランジスタ |
| JPH023244A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05129263A (ja) * | 1991-11-01 | 1993-05-25 | Kawasaki Steel Corp | 半導体基板の処理方法 |
-
1995
- 1995-04-28 JP JP7129771A patent/JP2827962B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08306802A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980818 |