KR100620235B1 - 타이타늄 실리사이드 제조 방법 - Google Patents
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Abstract
본 발명은 타이타늄 실리사이드 제조 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 게이트 전극과 스페이서를 형성하는 단계, 상기 구조 상에 Ti을 스퍼터링 공정을 실시하고, Ti 층 형성 후 Mo 이온 주입하고, 어닐링하는 단계, 상기 Ti 층 상에 비결정질 실리콘 층을 증착 하는 단계, 상기 비결정질 실리콘층 상에 TEOS 막을 증착하고, 화학기계적연마 공정을 실시하는 단계, BOE를 이용한 습식 식각을 이용하여 에치 백을 실시하는 단계, 게이트 앞쪽의 비결정질 실리콘층을 제거하는 단계, 실리콘 서브 영역의 비결정질 실리콘 층을 제외한 비결정질층을 습식 식각하는 단계, 잔여 TEOS 막을 제거 하고, 1차 어닐링으로 Ti 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 타이타늄 실리사이드 제조 방법은 Ti 실시사이드의 C54상으로 쉽게 상전환 시킬 수 있는 Mo 이온 주입과 저온에서 1차 어닐링만을 실시하여 저항이 낮은 Ti 실리사이드를 형성하여 C54상을 쉽게 형성할 수 있고, Ti 실리사이드층과 소스/드레인 접합간 간격이 큼으로써 접합 누수가 작다. 또한 낮은 온도의 어닐링을 통한 열 손실(thermal budget)을 감소하여 공정 마진이 증가하고, 효과적인 C54상 형성으로 인하여 선폭 감소에 따른 저항증가를 완화하는 효과가 있다.
실리사이드, PAL
Description
도 1a 내지 1d는 종래 기술에 의한 타이타늄 실리사이드 제조 방법을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명에 의한 타이타늄 실리사이드 제조 방법을 나타낸 단면도.
본 발명은 타이타늄 실리사이드 제조 방법에 관한 것으로, 보다 자세하게는 Ti 실시사이드의 C54상으로 쉽게 상전환 시킬 수 있는 Mo 이온 주입과 저온에서 1차 어닐링만을 실시하여 저항이 낮은 Ti 실리사이드를 형성하여, C54상을 쉽게 형성할 수 있고, Ti 실리사이드층과 소스/드레인 접합간 간격이 큼으로써 접합 누설이 작다. 또한 낮은 온도의 어닐링을 통한 열 손실(thermal budget)을 감소하여 공정 마진이 증가에 관한 것이다.
반도체장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세패턴 형성을 통한 트랜지스터 및 셀 게이트 길이의 감소와 소자 특성을 향상시키기 위해 저저항게이트 물질이 요구되고 있으며, 저전압화에 따른 트랜지스터 및 셀의 채널 전류를 증가시키기 위해 게이트산화막의 두께가 점차 감소되고 있다.
또한, 트랜지스터의 게이트길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해, 소오스/드레인 영역의 접합깊이(junction depth)를 얕게 형성하여야 하며, 동시에 소오스/드레인 영역의 기생저항, 예컨대 면저항 및 접촉저항을 감소시켜야 한다.
이에 따라, 게이트전극 및 소오스/드레인 영역의 표면에 실리사이드(silicide)층을 형성함으로써, 게이트전극의 비저항 및 소오스/드레인 영역의 면저항과 접촉저항을 감소시키는 실리사이드 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 타이타늄(Ti)-실리사이드(TiSix) 등의 실리사이드 물질을 형성하는 방법이다.
도 1a 내지 1d는 종래 기술에 의한 타이타늄 실리사이드 제조 방법을 나타낸 단면도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(11)에 공지된 STI(Shallow Trench Isolation) 기술로 소자간 분리를 한 후, 그 위에 게이트용 도전물질, 예컨대 다결정실리콘을 증착하고 이를 사진식각 공정으로 패터닝하여 게이트전극(103)을 형성한다.
다음, 상기 게이트전극(103) 상에, N-채널 모스 트랜지스터의 경우 P형 불순물, 예컨대 보론 이온을 저농도로 주입함으로써 상기 게이트전극(103)에 자기정합 되는 저농도의 소오스/드레인 영역(도시되지 않음)을 형성한다.
다음, 상기 전면에 절연물질로, 예컨대 실리콘 질화물을 증착한 후 이를 이방성 식각함으로써 상기 게이트전극(103)의 측벽에 스페이서(102)를 형성한다. 상기 공정 후 이온을 고농도로 주입함으로써 상기 스페이서(102)에 자기정합되는 고농도의 소오스/드레인 영역(도시되지 않음)을 형성한다. 상기한 공정의 결과로, LDD(Lightly Doped Drain) 구조의 소오스/드레인이 형성된다.
다음, 타이타늄을 사용하여 실리사이드를 형성시키기 위해서는 타이타늄 증착전 반도체 기판(101) 전면에 비화물 이온을 주입하는 비정질 이온주입 전처리(Pre Amorphization Implant:PAI) 공정을 한다.
비정질 이온주입 전처리 공정은 드레인/소스 영역과 게이트의 표면을 비정질화(Amorphizing) 시켜 드레인/소스 영역과 게이트에 그레인 바운더리 인터섹션(Grain Boundary Intersection) 지역을 증가시켜 실리사이드 형성이 용이하도록 하기 위함이다.
다음, 도 1b에 도시된 바와 같이 게이트 전극(103)과 소오스/드레인 영역에 자성을 가지는 전이 금속막을 플라즈마를 이용한 PVD(Plasma Vapor Deposition) 또는 CVD(Chemical vapor deposition)에 의해 형성된다. 상기 전이 금속막은 Ti을 사용한다, 그러나 Co, Ni 그리고 그와 유사한 것으로 이루어진 그룹 중 선택 가능하다.
다음, Ti 실리사이드막(104)이 상기 폴리실리콘 게이트(103)와 상기 소스/드레인 영역과 상기 전이 금속막의 반응에 의해서 상기 폴리실리콘 게이트(103) 및 상기 소스/드레인 영역 모두의 상부에 형성될 수 있도록 열처리가 수행된다.
이 실시예에 있어서, 상기 열처리는 두 가지의 연속적인 단계들 즉, 저온 RAT(rapid thermal annealing) 및 고온 열처리에 의해서 수행된다. 상기 실리사이드층(104)을 형성한 후, 상기 전이 금속막의 미반응 부분들은 선택적으로 제거된다.
다음, 도 1c에 도시된 바와 같이 암모니아, 질소, 아르곤 중 어느 하나를 이용한 가스 분위기에서 2차 열처리 공정을 실시하여 상기 소스/드레인 영역이 형성된 반도체 기판(101) 및 게이트 전극(103)의 실리콘과 상기 Ti막의 Ti을 반응시키어 TiSi2 실리사이드막(104)을 형성한다.
상기 Ti 실리사이드 형성은 2단계에 걸쳐 어닐링을 실시한다. 즉 1차는 저온에서 어닐링을 720℃에서 실시하고 반응하지 않은 Ti을 습식 세정(wet cleaning)으로 제거한다(1차 어닐링에 의해 형성되는 화학구조 TiSi2 (C49상), 2차는 다소 고온인 825℃으로 어닐링하여 저항이 낮은 C54상의 TiSi2이 형성된다.
격자구조가 C54상의 TiSi2 로 보다 잘 형성시키기 위해 Ti 스퍼터링(sputtering)전에 PAI 공정을 실시하여 실리콘 기판을 무결정형층(amorphous layer)을 형성시킨다.
그러나, PAI 를 하여도 저항이 낮은 C54으로 완전히 상변화가 발생되지 않으며, 보다 높은 온도로 어닐링하면 Ti 실리사이드의 응집(agglomeration) 문제로 저항이 급격히 증가하는 문제를 안고 있다.
또한, 실리사이드의 어닐링을 2단계에 걸쳐 이루어지므로 비용이 증가되고, 반도체 소자의 급격한 디자인 룰(degine rule)에 의한 선폭 감소에 따라 실리사이드의 저항이 증가된다. 상기 2단계의 어닐링 중 2번째 단계의 온도가 높아 열 균형(thermal budget)으로 인해 이전 공정의 접합 깊이(juction depth) 증가 등의 공정 문제가 발생한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, Ti 실리사이드의 C54상으로 쉽게 상전환 시킬 수 있는 Mo 이온 주입과 저온에서 1차 어닐링만을 실시하여 저항이 낮은 Ti 실리사이드를 형성하여, C54상을 쉽게 형성할 수 있고, Ti 실리사이드층과 소스/드레인 접합간 간격이 큼으로써 접합 누설이 작다. 또한 낮은 온도의 어닐링을 통한 열 손실을 감소하여 공정 마진이 증가를 제공함에 본 발명의 목적이 있다.
층
본 발명의 상기 목적은 반도체 기판 상에 게이트 전극과 스페이서를 형성하는 단계, 상기 구조 상에 Ti층을 스퍼터링 공정을 실시하고, Ti 층 형성 후 Mo 이온 주입하고, 어닐링하는 단계, 상기 Ti 층 상에 비결정질 실리콘 층을 증착 하는 단계, 상기 비결정질 실리콘층 상에 TEOS 막을 증착하고, 화학기계적연마 공정을 실시하는 단계, BOE를 이용한 습식 식각을 이용하여 에치 백을 실시하는 단계, 게 이트 앞쪽의 비결정질 실리콘층을 제거하는 단계, 실리콘 서브 영역의 비결정질 실리콘 층을 제외한 비결정질층을 습식 식각하는 단계, 잔여 TEOS 막을 제거 하고, 1차 어닐링으로 Ti 실리사이드를 형성하는 단계로 이루어진 타이타늄 실리사이드 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
트랜지스터의 성능은 트랜지스터의 속도, 구동전류(Drive Current) 및 누설전류(Leakage Current)와 밀접한 관계가 있으며, 트랜지스터의 성능을 좋게하기 위해서 트랜지스터의 속도 및 구동전류는 커야하고, 누설전류는 작아야 한다.
트랜지스터의 속도와 구동전류를 증가시키고, 누설전류를 작게 하기 위해서는 트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택 저항들의 저항값을 작게 만들어야 한다.
트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 작게 만들기 위해 드레인/소스의 계면 및 게이트의 계면을 실리사이드화하는 실리사이드 공정을 사용한다.
도 2a 내지 도 2e는 본 발명에 의한 실리사이드 제조 방법을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이 한다. 반도체 기판(201) 상에 게이트 전극(203)과 스페이서(202)가 형성된 게이트 전극(203) 구조 상에 Ti을 스퍼터링 공정 을 실시한다. Ti 층(204) 형성 후 Mo 이온 주입 공정을 실시한다. 상기 이온 주입된 Mo 활성화 시키기 위한 어닐링 공정은 600℃ 내지 650℃에서 30초 내지 40초 동안 진행한다.
다음, 도 2b에 도시된 바와 같이 상기 Ti 층(204) 상에 비결정질 실리콘 층(205)을 증착한다. 상기 비결정질 실리콘 층은 실리콘 서브로의 Ti 실리사이드 두께를 감소시키고 위쪽으로 실리사이드 두께를 증가시켜 콘택 저항을 낮추고 소스/드레인 접합 누수(junction leakage)를 줄여준다.
다음, 도 2c에 도시된 바와 같이 상기 비결정질 실리콘층(205) 상에 TEOS(Tetra Ethyl Ortho Silicate)막(206)을 증착한다. 이후, 화학기계적연마(CMP) 공정을 실시하여 평탄화 공정을 실시한다.
다음, 도 2d에 도시된 바와 같이 BOE(Buffered Oxide Etchant)를 이용한 습식 식각을 이용하여 에치 백(etch back)을 실시하고, 게이트 앞쪽의 비결정질 실리콘층(205)을 제거한다.
다음, 도 2e에 도시된 바와 같이 실리콘 서브 영역의 비결정질 실리콘 층을 제외한 비결정질층을 습식 식각으로 제거한다. 이후, 잔여 TEOS 막을 제거 하고 1차 어닐링으로 Ti 실리사이드(204)를 형성한다.
상술한 본 발명 실시예는 Ti 실시사이드의 C54상으로 쉽게 상전환 시킬 수 있는 Mo 이온 주입과 저온에서 1차 어닐링만을 실시하여 저항이 낮은 Ti 실리사이드를 형성하여 C54상을 쉽게 형성할 수 있고, Ti 실리사이드층과 소스/드레인 접합간 간격이 큼으로써 접합 누수가 작다. 또한 낮은 온도의 어닐링을 통한 열 손실을 감소하여 공정 마진이 증가하고, 효과적인 C54상 형성으로 인하여 선폭 감소에 따른 저항증가를 완하할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 타이타늄 실리사이드 제조 방법은 Ti 실시사이드의 C54상을 쉽게 상전환 시킬 수 있는 Mo 이온 주입과 저온에서 1차 어닐링만을 실시하여 저항이 낮은 Ti 실리사이드를 형성하여 C54상을 쉽게 형성할 수 있고, Ti 실리사이드층과 소스/드레인 접합간 간격이 큼으로써 접합 누수가 작다. 또한 낮은 온도의 어닐링을 통한 열 손실(thermal budget)을 감소하여 공정 마진이 증가하고, 효과적인 C54상 형성으로 인하여 선폭 감소에 따른 저항증가를 완화하는 효과가 있다.
Claims (3)
- 타이타늄 실리사이드 제조 방법에 있어서,(가) 반도체 기판 상에 게이트 전극과 스페이서를 형성하는 단계;(나) 상기 구조 상에 Ti을 스퍼터링 공정을 실시하고, Ti층 형성 후 Mo 이온 주입하고, 상기 Mo 활성화 시키기 위한 어닐링 공정을 수행하는 단계;(다) 상기 Ti 층 상에 비결정질 실리콘 층을 증착 하는 단계;(라) 상기 비결정질 실리콘층 상에 TEOS 막을 증착하고, 화학기계적연마 공정을 실시하는 단계;(마) BOE를 이용한 습식 식각을 이용하여 에치 백을 실시하는 단계;(바) 게이트 앞쪽의 비결정질 실리콘층을 제거하는 단계;(사) 실리콘 서브 영역의 비결정질 실리콘 층을 제외한 비결정질층을 습식 식각하는 단계; 및(아) 잔여 TEOS 막을 제거 하고, 어닐링으로 Ti 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 타이타늄 실리사이드 제조 방법.
- 제 1항에 있어서,상기 (나) 단계의 Mo 활성화 시키기 위한 어닐링 공정은 600℃ 내지 650℃의 온도, 30초 내지 40초 시간임을 특징으로 하는 타이타늄 실리사이드 제조 방법.
- 제 1항에 있어서,상기 Ti 실시사이드는 C54상 실리사이드인 것을 특징으로 하는 타이타늄 실리사이드 제조 방법.
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