JPH0684824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0684824A JPH0684824A JP23106092A JP23106092A JPH0684824A JP H0684824 A JPH0684824 A JP H0684824A JP 23106092 A JP23106092 A JP 23106092A JP 23106092 A JP23106092 A JP 23106092A JP H0684824 A JPH0684824 A JP H0684824A
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- silicide
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- silicide layer
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Abstract
(57)【要約】
【目的】 シリサイドと半導体拡散層とのコンタクト抵
抗の増大を防止し、トランジスタのドレイン電流の低下
を抑制する。 【構成】 半導体拡散層３の接合形成後、シリサイド層
を形成する前にシリサイド層の底面が位置する付近に濃
度のピークが来るように追加のイオン注入６によって不
純物濃度を高めておく。 【効果】 シリサイド層が形成され、シリサイド層が半
導体拡散層の不純物を吸い出しても予め不純物濃度が高
められているため、ショットキー障壁を高めることもな
く、コンタクト抵抗の増大を防止できる。
抗の増大を防止し、トランジスタのドレイン電流の低下
を抑制する。 【構成】 半導体拡散層３の接合形成後、シリサイド層
を形成する前にシリサイド層の底面が位置する付近に濃
度のピークが来るように追加のイオン注入６によって不
純物濃度を高めておく。 【効果】 シリサイド層が形成され、シリサイド層が半
導体拡散層の不純物を吸い出しても予め不純物濃度が高
められているため、ショットキー障壁を高めることもな
く、コンタクト抵抗の増大を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体の不純物拡散
層と、その半導体と高融点金属との化合物と、が形成す
る電気的接続に関するものである。
層と、その半導体と高融点金属との化合物と、が形成す
る電気的接続に関するものである。
【０００２】
【従来の技術】半導体（例えばＳｉ）と高融点金属（例
えばＴｉ，Ｃｏ，Ｎｉ，Ｔａ，Ｗ）との化合物は高融点
金属シリサイド（以降「シリサイド」と記す）と呼ば
れ、ＭＯＳ型トランジスタのソース・ドレイン領域、ゲ
ート電極の抵抗を低抵抗化するために有効な材料の１つ
である。このため、高集積化に対応してＭＯＳトランジ
スタのスケーリングが微細化されるに伴い、上昇する傾
向にあるソース・ドレイン領域や、ゲート配線の抵抗を
抑制する事ができる。
えばＴｉ，Ｃｏ，Ｎｉ，Ｔａ，Ｗ）との化合物は高融点
金属シリサイド（以降「シリサイド」と記す）と呼ば
れ、ＭＯＳ型トランジスタのソース・ドレイン領域、ゲ
ート電極の抵抗を低抵抗化するために有効な材料の１つ
である。このため、高集積化に対応してＭＯＳトランジ
スタのスケーリングが微細化されるに伴い、上昇する傾
向にあるソース・ドレイン領域や、ゲート配線の抵抗を
抑制する事ができる。
【０００３】図１２乃至図１６においてこの技術を、シ
リサイドとしてチタンシリサイド（ＴｉＳｉ2 ）を用
い、Ｐ+ ／Ｎ接合を有するシリコンとコンタクトをとる
場合を例にとって説明する。
リサイドとしてチタンシリサイド（ＴｉＳｉ2 ）を用
い、Ｐ+ ／Ｎ接合を有するシリコンとコンタクトをとる
場合を例にとって説明する。
【０００４】図１２に接合形成を行ったＰｃｈＭＯＳト
ランジスタの断面図を示す。フィールド酸化膜５で分離
されたトランジスタは、ゲート電極１、サイドウォール
酸化膜２、Ｐ+ 拡散層３、ゲート酸化膜４を有してい
る。Ｐ+ 拡散層３はＮ型基板２０にＢＦ2 + を４×１０
15／ｃｍ2 ，２０ｋｅＶの条件下で注入し、窒素雰囲気
中で９００℃の熱処理を行って形成されたものである。
ランジスタの断面図を示す。フィールド酸化膜５で分離
されたトランジスタは、ゲート電極１、サイドウォール
酸化膜２、Ｐ+ 拡散層３、ゲート酸化膜４を有してい
る。Ｐ+ 拡散層３はＮ型基板２０にＢＦ2 + を４×１０
15／ｃｍ2 ，２０ｋｅＶの条件下で注入し、窒素雰囲気
中で９００℃の熱処理を行って形成されたものである。
【０００５】図１３に全面にチタン膜８をスパッタ法に
より堆積させたところを示す。この後ランプアニール装
置を用いて窒素雰囲気中で７００℃，３０秒の条件下で
熱処理を行う。これにより、チタン膜８の表面には窒化
チタン（ＴｉＮ）層９が、基板２０やゲート電極１と接
触しているチタン膜８はシリコンとの反応により窒化シ
リコン（ＴｉＳｉx ）層１１が、それぞれ形成される。
この時、酸化膜４，５上に接しているチタン膜８は、酸
化膜（ＳｉＯ2 ）とは反応せず、未反応のチタン膜１０
として存在する（図１４）。
より堆積させたところを示す。この後ランプアニール装
置を用いて窒素雰囲気中で７００℃，３０秒の条件下で
熱処理を行う。これにより、チタン膜８の表面には窒化
チタン（ＴｉＮ）層９が、基板２０やゲート電極１と接
触しているチタン膜８はシリコンとの反応により窒化シ
リコン（ＴｉＳｉx ）層１１が、それぞれ形成される。
この時、酸化膜４，５上に接しているチタン膜８は、酸
化膜（ＳｉＯ2 ）とは反応せず、未反応のチタン膜１０
として存在する（図１４）。
【０００６】次に、図１５に示すように窒化チタン層
９、未反応のチタン膜１０を除去して窒化シリコン層１
１を残置する。これには硫酸と過酸化水素溶液とが用い
られる。
９、未反応のチタン膜１０を除去して窒化シリコン層１
１を残置する。これには硫酸と過酸化水素溶液とが用い
られる。
【０００７】次に再度ランプアニール装置を用いて、窒
素雰囲気中で８００℃，３０秒の熱処理を行う。この処
理により、窒化シリコン層１１は低抵抗のシリサイド
（ＴｉＳｉ2 ）層１２となる（図１６）。
素雰囲気中で８００℃，３０秒の熱処理を行う。この処
理により、窒化シリコン層１１は低抵抗のシリサイド
（ＴｉＳｉ2 ）層１２となる（図１６）。
【０００８】
【発明が解決しようとする課題】ところでシリサイドに
はその接するシリコン中の不純物を吸い出す性質があ
る。したがって、Ｐ+ 拡散層３の不純物濃度はシリサイ
ド層１２との接合面において低下する。
はその接するシリコン中の不純物を吸い出す性質があ
る。したがって、Ｐ+ 拡散層３の不純物濃度はシリサイ
ド層１２との接合面において低下する。
【０００９】図１７乃至図１８はこれを説明する不純物
濃度分布図である。図１７はＰ+ 拡散層３を形成した時
の、図１８はその後シリサイド層１２を形成した後の、
それぞれボロン濃度の分布を示す。但しチタン膜８を５
００オングストロームで形成した場合についてのもので
ある。横軸は基板２０の表面からの距離を、縦軸はボロ
ン濃度を、それぞれ示している。
濃度分布図である。図１７はＰ+ 拡散層３を形成した時
の、図１８はその後シリサイド層１２を形成した後の、
それぞれボロン濃度の分布を示す。但しチタン膜８を５
００オングストロームで形成した場合についてのもので
ある。横軸は基板２０の表面からの距離を、縦軸はボロ
ン濃度を、それぞれ示している。
【００１０】図１７のグラフ３１から、Ｐ+ 拡散層３を
形成した時のボロン濃度のピークは表面から約７００オ
ングストロームの位置にあることがわかる。一方、図１
８に示すように、シリサイド層１２の底面はグラフ３１
で示されたボロン濃度のピークの位置にまで達する。
形成した時のボロン濃度のピークは表面から約７００オ
ングストロームの位置にあることがわかる。一方、図１
８に示すように、シリサイド層１２の底面はグラフ３１
で示されたボロン濃度のピークの位置にまで達する。
【００１１】ところが先に述べたようにシリサイド層１
２がＰ+ 拡散層３の不純物であるボロンを吸い出すため
に、グラフ３２に示されるようにシリサイド層１２の底
面と接するＰ+ 拡散層３のボロン濃度は低下する。
２がＰ+ 拡散層３の不純物であるボロンを吸い出すため
に、グラフ３２に示されるようにシリサイド層１２の底
面と接するＰ+ 拡散層３のボロン濃度は低下する。
【００１２】このようなボロン濃度の低下はＰ+ 拡散層
３とシリサイド層１２とが形成するショットキー障壁の
高さを高くするため、コンタクト抵抗の増大をもたらす
事になる。かかる現象はトランジスタの特性においてド
レイン電流の低下をもたらすという問題点があった。
３とシリサイド層１２とが形成するショットキー障壁の
高さを高くするため、コンタクト抵抗の増大をもたらす
事になる。かかる現象はトランジスタの特性においてド
レイン電流の低下をもたらすという問題点があった。
【００１３】この発明は上記の問題点を解決するために
なされたもので、高融点金属の半導体化合物と、半導体
との接合における抵抗を低減する半導体の製造方法を提
供することを目的とする。
なされたもので、高融点金属の半導体化合物と、半導体
との接合における抵抗を低減する半導体の製造方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】この発明にかかる半導体
装置の製造方法の第１の態様は、（ａ）所定の不純物濃
度を有する半導体層を準備する工程と、（ｂ）半導体層
上に、半導体層と高融点金属との化合物を形成する工程
と、工程（ｂ）に先立つ（ｃ）半導体層において、化合
物の底面が形成される近傍の不純物濃度を高める工程を
備える。
装置の製造方法の第１の態様は、（ａ）所定の不純物濃
度を有する半導体層を準備する工程と、（ｂ）半導体層
上に、半導体層と高融点金属との化合物を形成する工程
と、工程（ｂ）に先立つ（ｃ）半導体層において、化合
物の底面が形成される近傍の不純物濃度を高める工程を
備える。
【００１５】この発明にかかる半導体装置の製造方法の
第２の態様は、（ａ）所定の不純物濃度を有する半導体
層を準備する工程と、（ｂ）半導体層上に、半導体層と
高融点金属との化合物を形成する工程と、（ｃ）半導体
層において、化合物の底面近傍の不純物濃度を高める工
程と、を備える。
第２の態様は、（ａ）所定の不純物濃度を有する半導体
層を準備する工程と、（ｂ）半導体層上に、半導体層と
高融点金属との化合物を形成する工程と、（ｃ）半導体
層において、化合物の底面近傍の不純物濃度を高める工
程と、を備える。
【００１６】
【作用】この発明においては、半導体層と高融点金属と
の化合物近傍での半導体層の不純物濃度を、化合物によ
る半導体層の不純物の吸い出しによる不純物濃度の低下
を補償すべく増大させる。
の化合物近傍での半導体層の不純物濃度を、化合物によ
る半導体層の不純物の吸い出しによる不純物濃度の低下
を補償すべく増大させる。
【００１７】
第１実施例．図１乃至図６にこの発明の第１実施例であ
るＰｃｈＭＯＳトランジスタの製造方法を工程順に示
す。フィールド上にゲート酸化膜４、ゲート電極５を形
成後、イオン注入法を用いてＢＦ2 + を２０ｋｅＶ，４
×１０15／ｃｍ2 の条件下で注入する。そして、窒素雰
囲気中で９００℃，２０分の熱処理を行ってＰ+ 拡散層
３を形成する（図１）。
るＰｃｈＭＯＳトランジスタの製造方法を工程順に示
す。フィールド上にゲート酸化膜４、ゲート電極５を形
成後、イオン注入法を用いてＢＦ2 + を２０ｋｅＶ，４
×１０15／ｃｍ2 の条件下で注入する。そして、窒素雰
囲気中で９００℃，２０分の熱処理を行ってＰ+ 拡散層
３を形成する（図１）。
【００１８】次に図２に示されるように、ＢＦ2 + の射
影飛程ＲP が、後で形成されるシリサイド層１２の膜厚
と同程度になる様に注入エネルギーを選び、１０15／ｃ
ｍ2台で追加のイオン注入６を行う。打ち込まれたＢＦ
2 + はピーク位置７近傍においてＰ+ 拡散層３のボロン
濃度を高める。この後の熱処理は行っても、行わなくて
もよい。
影飛程ＲP が、後で形成されるシリサイド層１２の膜厚
と同程度になる様に注入エネルギーを選び、１０15／ｃ
ｍ2台で追加のイオン注入６を行う。打ち込まれたＢＦ
2 + はピーク位置７近傍においてＰ+ 拡散層３のボロン
濃度を高める。この後の熱処理は行っても、行わなくて
もよい。
【００１９】次に図３に示すように、全面にスパッタ法
によりチタン層８を約５００オングストローム堆積させ
る。
によりチタン層８を約５００オングストローム堆積させ
る。
【００２０】次にランプアニール装置を用いて窒素雰囲
気中で７００℃，３０秒の条件下で熱処理を行う。これ
により、図４に示されるように、チタン膜８の表面には
窒化チタン層９が、基板２０やゲート電極１と接触して
いるチタン膜８はシリコンとの反応により窒化シリコン
層１１が、それぞれ形成される。この時、酸化膜４，５
上に接しているチタン膜８は、酸化膜とは反応せず、未
反応のチタン膜１０として存在する。
気中で７００℃，３０秒の条件下で熱処理を行う。これ
により、図４に示されるように、チタン膜８の表面には
窒化チタン層９が、基板２０やゲート電極１と接触して
いるチタン膜８はシリコンとの反応により窒化シリコン
層１１が、それぞれ形成される。この時、酸化膜４，５
上に接しているチタン膜８は、酸化膜とは反応せず、未
反応のチタン膜１０として存在する。
【００２１】次に、図５に示すように窒化チタン層９、
未反応のチタン膜１０を除去して窒化シリコン層１１を
残置する。これには硫酸と過酸化水素溶液とが用いられ
る。
未反応のチタン膜１０を除去して窒化シリコン層１１を
残置する。これには硫酸と過酸化水素溶液とが用いられ
る。
【００２２】次に再度ランプアニール装置を用いて、窒
素雰囲気中で８００℃，３０秒の熱処理を行う。この処
理により、窒化シリコン層１１は低抵抗のシリサイド層
１２となる（図６）。
素雰囲気中で８００℃，３０秒の熱処理を行う。この処
理により、窒化シリコン層１１は低抵抗のシリサイド層
１２となる（図６）。
【００２３】以上の工程からわかるように、この発明は
従来の工程に追加のイオン注入６を付加したものとなっ
ている。このため、シリサイド層１２の底面に接するＰ
+ 拡散層３は高濃度になる。
従来の工程に追加のイオン注入６を付加したものとなっ
ている。このため、シリサイド層１２の底面に接するＰ
+ 拡散層３は高濃度になる。
【００２４】よってシリサイド層１２によるＰ+ 拡散層
３からのボロンの吸い出しが生じても、吸い出される分
は既に追加のイオン注入６により補充されているので、
シリサイド層１２の底面とＰ+ 拡散層３とのコンタクト
抵抗の増大を防ぐ事ができる。
３からのボロンの吸い出しが生じても、吸い出される分
は既に追加のイオン注入６により補充されているので、
シリサイド層１２の底面とＰ+ 拡散層３とのコンタクト
抵抗の増大を防ぐ事ができる。
【００２５】これを更にボロン濃度の分布図を用いて説
明する。図７は、図１で示された工程に対応しており、
ＢＦ2 + を２０ｋｅＶ，４×１０15／ｃｍ2 の条件で注
入し、窒素雰囲気中で９００℃，２０分の熱処理を行っ
た時の基板２０の表面からの距離に対する濃度分布を示
す。横軸は基板２０の表面からの距離を、縦軸はボロン
濃度を、それぞれ示している。グラフ３１からわかるよ
うに、ボロン濃度のピークは表面から約７００オングス
トロームの位置にある。
明する。図７は、図１で示された工程に対応しており、
ＢＦ2 + を２０ｋｅＶ，４×１０15／ｃｍ2 の条件で注
入し、窒素雰囲気中で９００℃，２０分の熱処理を行っ
た時の基板２０の表面からの距離に対する濃度分布を示
す。横軸は基板２０の表面からの距離を、縦軸はボロン
濃度を、それぞれ示している。グラフ３１からわかるよ
うに、ボロン濃度のピークは表面から約７００オングス
トロームの位置にある。
【００２６】図８は、図２で示された工程に対応してお
り、数十ｋｅＶのエネルギーで１０15／ｃｍ2 台のＢＦ
2 + またはＢ+ の追加のイオン注入６を行った場合のボ
ロン濃度の分布を示す。追加のイオン注入６の注入エネ
ルギーは、後で形成されるシリサイド層１２の膜厚と同
程度の射影飛程ＲP を持つように制御される。
り、数十ｋｅＶのエネルギーで１０15／ｃｍ2 台のＢＦ
2 + またはＢ+ の追加のイオン注入６を行った場合のボ
ロン濃度の分布を示す。追加のイオン注入６の注入エネ
ルギーは、後で形成されるシリサイド層１２の膜厚と同
程度の射影飛程ＲP を持つように制御される。
【００２７】グラフ３３は追加のイオン注入６によって
追加されるボロン濃度の分布を示す。よって、結局Ｐ+
拡散層３のボロン濃度の分布はグラフ３１とグラフ３３
とで示されるボロン濃度の和となり、グラフ３４で表さ
れる。
追加されるボロン濃度の分布を示す。よって、結局Ｐ+
拡散層３のボロン濃度の分布はグラフ３１とグラフ３３
とで示されるボロン濃度の和となり、グラフ３４で表さ
れる。
【００２８】図９は、グラフ３４で示されるボロン濃度
を有するＰ+ 拡散層３の上部に、７００オングストロー
ムの厚さのシリサイド層１２が形成された場合のボロン
濃度の分布を示している。
を有するＰ+ 拡散層３の上部に、７００オングストロー
ムの厚さのシリサイド層１２が形成された場合のボロン
濃度の分布を示している。
【００２９】グラフ３５によって示されるように、シリ
サイド層１２によってＰ+ 拡散層３のボロンが吸い出さ
れ、その濃度はグラフ３４で示される濃度よりも低下す
る。
サイド層１２によってＰ+ 拡散層３のボロンが吸い出さ
れ、その濃度はグラフ３４で示される濃度よりも低下す
る。
【００３０】しかしシリサイド層１２近傍でのＰ+ 拡散
層３のボロン濃度は予め十分高められているため、ショ
ットキー障壁の高さを高めることはなく、コンタクト抵
抗の増大は抑制される。したがってＰｃｈＭＯＳトラン
ジスタのドレイン電流の低下を抑制する事ができる。
層３のボロン濃度は予め十分高められているため、ショ
ットキー障壁の高さを高めることはなく、コンタクト抵
抗の増大は抑制される。したがってＰｃｈＭＯＳトラン
ジスタのドレイン電流の低下を抑制する事ができる。
【００３１】第２実施例．第１実施例では、Ｐ+ 拡散層
３を形成した後、シリサイド層１２の形成に先立ってＰ
+ 拡散層３のボロン濃度を高めたが、シリサイド層１２
の形成の後でシリサイド層１２越しにＰ+ 拡散層３のボ
ロン濃度を高めてもよい。
３を形成した後、シリサイド層１２の形成に先立ってＰ
+ 拡散層３のボロン濃度を高めたが、シリサイド層１２
の形成の後でシリサイド層１２越しにＰ+ 拡散層３のボ
ロン濃度を高めてもよい。
【００３２】図１０にシリサイド層１２が形成されたＰ
ｃｈＭＯＳトランジスタの断面図を示す。このようにシ
リサイド層１２が形成された後、図１１に示すように、
シリサイド層１２越しにＢ+ またＢＦ2 + の追加のイオ
ン注入６を行う。そのエネルギーは第１実施例と同様
に、シリサイド層１２の底面に射影飛程ＲP がくるよう
に制御される。また注入量も第１実施例で示されたのと
同程度が望ましい。
ｃｈＭＯＳトランジスタの断面図を示す。このようにシ
リサイド層１２が形成された後、図１１に示すように、
シリサイド層１２越しにＢ+ またＢＦ2 + の追加のイオ
ン注入６を行う。そのエネルギーは第１実施例と同様
に、シリサイド層１２の底面に射影飛程ＲP がくるよう
に制御される。また注入量も第１実施例で示されたのと
同程度が望ましい。
【００３３】追加された不純物の活性化は、後工程でＰ
ｃｈＭＯＳトランジスタ上に層間膜を堆積させ、そのリ
フローにより行われる。このようにして不純物濃度を高
めることにより、シリサイド層１２によるＰ+ 拡散層３
のボロンの吸い出しがあっても、その分のボロンは追加
のイオン注入６によって補償されるので第１実施例と同
様の効果を得る事ができる。
ｃｈＭＯＳトランジスタ上に層間膜を堆積させ、そのリ
フローにより行われる。このようにして不純物濃度を高
めることにより、シリサイド層１２によるＰ+ 拡散層３
のボロンの吸い出しがあっても、その分のボロンは追加
のイオン注入６によって補償されるので第１実施例と同
様の効果を得る事ができる。
【００３４】第３実施例．第１及び第２実施例では、シ
リサイドとしてＴｉＳｉ2 を用いた場合について述べた
が、ＣｏＳｉ2 ，ＮｉＳｉ，ＴａＳｉ2 ，ＷＳｉ2 等の
他のシリサイドを用いた場合でもこの発明を適用でき、
同様の効果を得ることができる。
リサイドとしてＴｉＳｉ2 を用いた場合について述べた
が、ＣｏＳｉ2 ，ＮｉＳｉ，ＴａＳｉ2 ，ＷＳｉ2 等の
他のシリサイドを用いた場合でもこの発明を適用でき、
同様の効果を得ることができる。
【００３５】
【発明の効果】以上のように、この発明によれば半導体
層と高融点金属との化合物が吸い出す半導体層の不純物
が補償されるので、化合物と半導体層とが形成するショ
ットキー障壁の高さを高めることはなく、コンタクト抵
抗の増大は抑制される。したがってトランジスタのドレ
イン電流の低下を抑制する事ができる。
層と高融点金属との化合物が吸い出す半導体層の不純物
が補償されるので、化合物と半導体層とが形成するショ
ットキー障壁の高さを高めることはなく、コンタクト抵
抗の増大は抑制される。したがってトランジスタのドレ
イン電流の低下を抑制する事ができる。
【図１】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図２】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図３】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図４】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図５】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図６】この発明の第１実施例を工程順に示す断面図で
ある。
ある。
【図７】この発明の第１実施例にかかる不純物濃度の分
布図である。
布図である。
【図８】この発明の第１実施例にかかる不純物濃度の分
布図である。
布図である。
【図９】この発明の第１実施例にかかる不純物濃度の分
布図である。
布図である。
【図１０】この発明の第２実施例を工程順に示す断面図
である。
である。
【図１１】この発明の第２実施例を工程順に示す断面図
である。
である。
【図１２】従来の技術を工程順に示す断面図である。
【図１３】従来の技術を工程順に示す断面図である。
【図１４】従来の技術を工程順に示す断面図である。
【図１５】従来の技術を工程順に示す断面図である。
【図１６】従来の技術を工程順に示す断面図である。
【図１７】従来の技術にかかる不純物濃度の分布図であ
る。
る。
【図１８】従来の技術にかかる不純物濃度の分布図であ
る。
る。
３ Ｐ+ 拡散層 ６ 追加のイオン注入 １２ シリサイド（ＴｉＳｉ2 ）層
Claims (2)
- 【請求項１】 （ａ）所定の不純物濃度を有する半導体
層を準備する工程と、 （ｂ）前記半導体層上に、前記半導体層と高融点金属と
の化合物を形成する工程と、を備え、前記工程（ｂ）に
先立って、 （ｃ）前記半導体層において、前記化合物の底面が形成
される近傍の不純物濃度を高める工程を更に備える半導
体装置の製造方法。 - 【請求項２】 （ａ）所定の不純物濃度を有する半導体
層を準備する工程と、 （ｂ）前記半導体層上に、前記半導体層と高融点金属と
の化合物を形成する工程と、 （ｃ）前記半導体層において、前記化合物の底面近傍の
不純物濃度を高める工程と、を備える半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106092A JPH0684824A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106092A JPH0684824A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684824A true JPH0684824A (ja) | 1994-03-25 |
Family
ID=16917660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23106092A Pending JPH0684824A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684824A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
| WO1999016116A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Procede pour produire un dispositif a semiconducteur |
| JP2000188264A (ja) * | 1998-11-24 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | タングステンビットラインの形成方法 |
| US6545326B2 (en) | 1997-09-19 | 2003-04-08 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6610564B2 (en) | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| KR100425147B1 (ko) * | 1997-09-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2005167192A (ja) * | 2003-11-10 | 2005-06-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| WO2012032735A1 (ja) * | 2010-09-06 | 2012-03-15 | パナソニック株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-08-31 JP JP23106092A patent/JPH0684824A/ja active Pending
Cited By (18)
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| US7074665B2 (en) | 1997-09-19 | 2006-07-11 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US7569457B2 (en) | 1997-09-19 | 2009-08-04 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US7094642B2 (en) | 1997-09-19 | 2006-08-22 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US7314805B2 (en) | 1997-09-19 | 2008-01-01 | Renesas Technology Corp. | Method for fabricating semiconductor device |
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| JP5102411B2 (ja) * | 2010-09-06 | 2012-12-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8653535B2 (en) | 2010-09-06 | 2014-02-18 | Panasonic Corporation | Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof |
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