JP3089873B2 - 出力回路 - Google Patents
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- JP3089873B2 JP3089873B2 JP05003644A JP364493A JP3089873B2 JP 3089873 B2 JP3089873 B2 JP 3089873B2 JP 05003644 A JP05003644 A JP 05003644A JP 364493 A JP364493 A JP 364493A JP 3089873 B2 JP3089873 B2 JP 3089873B2
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Description
【０００１】
【産業上の利用分野】本発明はサーマルヘッドドライバ
ーなど電子装置の出力回路に関する。
ーなど電子装置の出力回路に関する。
【０００２】
【従来の技術】図７はサーマルヘッドドライバーなどの
出力回路の従来例を示す回路図である。図７において、
出力回路はそのドレインが出力端子Ｏにそのソースが接
地端子にそれぞれ接続された出力段のＮ ＭＯＳＦＥＴ
１と電圧端子Ｖ1 と接地端子間にその主端子が直列に接
続されたＰ ＭＯＳＦＥＴ３と Ｎ ＭＯＳＦＥＴ４と
からなる前段のインバータとで構成され、このＰ ＭＯ
ＳＦＥＴ３とＮ ＭＯＳＦＥＴ４の主端子の接続点は出
力段のＮ ＭＯＳＦＥＴ１のゲートに接続され、これら
のゲートはそれぞれ入力端子Ｉに接続される。
出力回路の従来例を示す回路図である。図７において、
出力回路はそのドレインが出力端子Ｏにそのソースが接
地端子にそれぞれ接続された出力段のＮ ＭＯＳＦＥＴ
１と電圧端子Ｖ1 と接地端子間にその主端子が直列に接
続されたＰ ＭＯＳＦＥＴ３と Ｎ ＭＯＳＦＥＴ４と
からなる前段のインバータとで構成され、このＰ ＭＯ
ＳＦＥＴ３とＮ ＭＯＳＦＥＴ４の主端子の接続点は出
力段のＮ ＭＯＳＦＥＴ１のゲートに接続され、これら
のゲートはそれぞれ入力端子Ｉに接続される。
【０００３】この出力回路の動作は次の通りである。入
力端子Ｉに「Ｈ」の信号を入力するとＰ ＭＯＳＦＥＴ
３はオン，Ｎ ＭＯＳＦＥＴ４はオフとなり、出力段の
ＮＭＯＳＦＥＴ１はそのゲートに電源端子Ｖ1 からＰ
ＭＯＳＦＥＴ３を通してゲート電流が入力されてオンす
る。また、入力端子に「Ｌ」の信号を入力するとＰＭＯ
ＳＦＥＴ３はオフ，Ｎ ＭＯＳＦＥＴ４はオンとなり、
出力段のＮ ＭＯＳＦＥＴ１はそのゲートが接地されて
オフする。
力端子Ｉに「Ｈ」の信号を入力するとＰ ＭＯＳＦＥＴ
３はオン，Ｎ ＭＯＳＦＥＴ４はオフとなり、出力段の
ＮＭＯＳＦＥＴ１はそのゲートに電源端子Ｖ1 からＰ
ＭＯＳＦＥＴ３を通してゲート電流が入力されてオンす
る。また、入力端子に「Ｌ」の信号を入力するとＰＭＯ
ＳＦＥＴ３はオフ，Ｎ ＭＯＳＦＥＴ４はオンとなり、
出力段のＮ ＭＯＳＦＥＴ１はそのゲートが接地されて
オフする。
【０００４】このようにして入力端子Ｉに「Ｈ」あるい
は「Ｌ」の信号を入力することにより、出力端子Ｏと接
地端子間にオンあるいはオフの信号が出力される。
は「Ｌ」の信号を入力することにより、出力端子Ｏと接
地端子間にオンあるいはオフの信号が出力される。
【０００５】
【発明が解決しようとする課題】前述の出力回路におい
ては、出力段のＮ ＭＯＳＦＥＴのターンオフあるいは
ターンオン時間が短かいとスイッチング時に回路にノイ
ズ電圧が発生しやすくなり、このノイズ電圧が高いと素
子を破壊する事故を生じることがある。この対策として
前段のインバータのＮ ＭＯＳＦＥＴあるいはＰ ＭＯ
ＳＦＥＴのゲート長を長くしてゲート容量を増大し、前
段のインバータのタンーオフあるいはターンオン時間を
延長して出力段のＮ ＭＯＳＦＥＴのターンオフあるい
はターンオン時間を延長しノイズ電圧を低減することが
行われるが、この場合、ターンオフあるいはターンオン
時間を０．８μＳから１．０μＳに延長するのに、例え
ばこの出力回路を半導体集積回路として形成した場合半
導体チップの面積を約１０％増大する必要がある。この
ように半導体チップの面積が増大することはコスト上昇
要因となり、特に各表示ドットごとに出力回路が設けら
れるサーマルヘッドドライバーなど出力回路の個数が多
いとき特に問題となる。
ては、出力段のＮ ＭＯＳＦＥＴのターンオフあるいは
ターンオン時間が短かいとスイッチング時に回路にノイ
ズ電圧が発生しやすくなり、このノイズ電圧が高いと素
子を破壊する事故を生じることがある。この対策として
前段のインバータのＮ ＭＯＳＦＥＴあるいはＰ ＭＯ
ＳＦＥＴのゲート長を長くしてゲート容量を増大し、前
段のインバータのタンーオフあるいはターンオン時間を
延長して出力段のＮ ＭＯＳＦＥＴのターンオフあるい
はターンオン時間を延長しノイズ電圧を低減することが
行われるが、この場合、ターンオフあるいはターンオン
時間を０．８μＳから１．０μＳに延長するのに、例え
ばこの出力回路を半導体集積回路として形成した場合半
導体チップの面積を約１０％増大する必要がある。この
ように半導体チップの面積が増大することはコスト上昇
要因となり、特に各表示ドットごとに出力回路が設けら
れるサーマルヘッドドライバーなど出力回路の個数が多
いとき特に問題となる。
【０００６】本発明の目的は出力回路が形成されている
半導体チップの面積をそれ程大きくすることなく出力段
のＭＯＳＦＥＴのターンオンあるいはターンオフ時間を
延長することにある。
半導体チップの面積をそれ程大きくすることなく出力段
のＭＯＳＦＥＴのターンオンあるいはターンオフ時間を
延長することにある。
【０００７】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明は出力段の一極性チャンネルのＭＯＳＦＥ
Ｔと、電源端子と接地端子間に直列に接続され、かつそ
られのゲートが互に接続された他極性チャンネルおよび
一極性チャンネルの第１および第２のＭＯＳＦＥＴとか
らなる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間に限流要素
（以下第１の限流要素と称する）を設けるようにする。
あるいは前記第１のＭＯＳＦＥＴと電源端子の間に限流
要素（以下第２の限流要素と称する）を設けるようにす
る。更にあるいは前記第２のＭＯＳＦＥＴと接地端子の
間および前記第１のＭＯＳＦＥＴと電源端子との間にそ
れぞれ第１および第２の限流要素を設けるようにする。
そして前記第１の限流要素はそのゲートにスレッシュ電
圧より僅かに高い電圧が印加される一極性チャンネルの
ＭＯＳＦＥＴからなり、前記第２の限流要素はそのゲー
トにスレッシュ電圧より僅かに高い電圧が印加される他
極性チャンネルのＭＯＳＦＥＴからなるようにする。あ
るいは前記第１の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのＭ
ＯＳＦＥＴからなり、前記第２の限流要素は電流ミラー
回路に構成されて所定の電流値の電流を通電する他極性
チャンネルのＭＯＳＦＥＴからなるようにする。
めに、本発明は出力段の一極性チャンネルのＭＯＳＦＥ
Ｔと、電源端子と接地端子間に直列に接続され、かつそ
られのゲートが互に接続された他極性チャンネルおよび
一極性チャンネルの第１および第２のＭＯＳＦＥＴとか
らなる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間に限流要素
（以下第１の限流要素と称する）を設けるようにする。
あるいは前記第１のＭＯＳＦＥＴと電源端子の間に限流
要素（以下第２の限流要素と称する）を設けるようにす
る。更にあるいは前記第２のＭＯＳＦＥＴと接地端子の
間および前記第１のＭＯＳＦＥＴと電源端子との間にそ
れぞれ第１および第２の限流要素を設けるようにする。
そして前記第１の限流要素はそのゲートにスレッシュ電
圧より僅かに高い電圧が印加される一極性チャンネルの
ＭＯＳＦＥＴからなり、前記第２の限流要素はそのゲー
トにスレッシュ電圧より僅かに高い電圧が印加される他
極性チャンネルのＭＯＳＦＥＴからなるようにする。あ
るいは前記第１の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのＭ
ＯＳＦＥＴからなり、前記第２の限流要素は電流ミラー
回路に構成されて所定の電流値の電流を通電する他極性
チャンネルのＭＯＳＦＥＴからなるようにする。
【０００８】
【作用】本発明は出力段の一極性チャンネルのＭＯＳＦ
ＥＴと、電源端子と接地端子間に直列に接続され、かつ
そられのゲートが互に接続された他極性チャンネルおよ
び一極性チャンネルの第１および第２のＭＯＳＦＥＴと
からなる前段のインバータとで構成された出力回路にお
いて、前記第２のＭＯＳＦＥＴと接地端子の間に限流要
素（以下第１の限流要素と称する）を設け、この第１の
限流要素はそのゲートにスレッシュ電圧より僅かに高い
電圧が印加される一極性チャンネルのＭＯＳＦＥＴから
なるようにした。この場合このＭＯＳＦＥＴは抵抗とし
て作用するので、出力段のＭＯＳＦＥＴのゲート容量に
蓄積された電荷はこの抵抗を通して放電し、このゲート
容量とこの抵抗の抵抗値とで定まる時定数に対応して出
力段のＭＯＳＦＥＴのターンオフ時間は延長される。あ
るいはこの第１の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのＭ
ＯＳＦＥＴからなるようにした。この場合出力段のＭＯ
ＳＦＥＴのゲート容量に蓄積された電荷は前記の所定の
電流値の電流によって放電されるので、このゲート容量
とこの電流の電流値とで定まる時定数に対応して出力段
のＭＯＳＦＥＴのターンオフ時間は延長される。あるい
は前記第１のＭＯＳＦＥＴと電源端子の間に限流要素
（以下第２の限流要素と称する）を設け、この第２の限
流要素はそのゲートにスレッシュ電圧より僅かに高い電
圧が印加される他極性チャンネルのＭＯＳＦＥＴとから
なるようにした。この場合このＭＯＳＦＥＴは抵抗とし
て作用するので、出力段のＭＯＳＦＥＴのゲート容量は
この抵抗を介して充電され、このゲート容量とこの抵抗
の抵抗値とで定まる時定数に対応して出力段のＭＯＳＦ
ＥＴのターンオン時間は延長される。あるいはこの第２
の限流要素は電流ミラー回路に構成されて所定の電流値
の電流を通電する他極性チャンネルのＭＯＳＦＥＴから
なるようにした。この場合出力段のＭＯＳＦＥＴのゲー
ト容量は前記の所定の電流値の電流によって充電される
ので、このゲート容量とこの電流の電流値とで定まる時
定数に対応して出力段のＭＯＳＦＥＴのターンオン時間
は延長される。あるいは前記第２のＭＯＳＦＥＴと接地
端子の間および前記第１のＭＯＳＦＥＴと電源端子との
間にそれぞれ第１および第２の限流要素を設けるように
した。これら第１および第２の限流要素は前述と同様で
あり、出力段のＭＯＳＦＥＴのターンオフ時間およびタ
ーンオン時間がそれぞれ延長される。
ＥＴと、電源端子と接地端子間に直列に接続され、かつ
そられのゲートが互に接続された他極性チャンネルおよ
び一極性チャンネルの第１および第２のＭＯＳＦＥＴと
からなる前段のインバータとで構成された出力回路にお
いて、前記第２のＭＯＳＦＥＴと接地端子の間に限流要
素（以下第１の限流要素と称する）を設け、この第１の
限流要素はそのゲートにスレッシュ電圧より僅かに高い
電圧が印加される一極性チャンネルのＭＯＳＦＥＴから
なるようにした。この場合このＭＯＳＦＥＴは抵抗とし
て作用するので、出力段のＭＯＳＦＥＴのゲート容量に
蓄積された電荷はこの抵抗を通して放電し、このゲート
容量とこの抵抗の抵抗値とで定まる時定数に対応して出
力段のＭＯＳＦＥＴのターンオフ時間は延長される。あ
るいはこの第１の限流要素は電流ミラー回路に構成され
て所定の電流値の電流を通電する一極性チャンネルのＭ
ＯＳＦＥＴからなるようにした。この場合出力段のＭＯ
ＳＦＥＴのゲート容量に蓄積された電荷は前記の所定の
電流値の電流によって放電されるので、このゲート容量
とこの電流の電流値とで定まる時定数に対応して出力段
のＭＯＳＦＥＴのターンオフ時間は延長される。あるい
は前記第１のＭＯＳＦＥＴと電源端子の間に限流要素
（以下第２の限流要素と称する）を設け、この第２の限
流要素はそのゲートにスレッシュ電圧より僅かに高い電
圧が印加される他極性チャンネルのＭＯＳＦＥＴとから
なるようにした。この場合このＭＯＳＦＥＴは抵抗とし
て作用するので、出力段のＭＯＳＦＥＴのゲート容量は
この抵抗を介して充電され、このゲート容量とこの抵抗
の抵抗値とで定まる時定数に対応して出力段のＭＯＳＦ
ＥＴのターンオン時間は延長される。あるいはこの第２
の限流要素は電流ミラー回路に構成されて所定の電流値
の電流を通電する他極性チャンネルのＭＯＳＦＥＴから
なるようにした。この場合出力段のＭＯＳＦＥＴのゲー
ト容量は前記の所定の電流値の電流によって充電される
ので、このゲート容量とこの電流の電流値とで定まる時
定数に対応して出力段のＭＯＳＦＥＴのターンオン時間
は延長される。あるいは前記第２のＭＯＳＦＥＴと接地
端子の間および前記第１のＭＯＳＦＥＴと電源端子との
間にそれぞれ第１および第２の限流要素を設けるように
した。これら第１および第２の限流要素は前述と同様で
あり、出力段のＭＯＳＦＥＴのターンオフ時間およびタ
ーンオン時間がそれぞれ延長される。
【０００９】
【実施例】図１は本発明の出力回路の一実施例を示す回
路図である。図１に示す本発明の出力回路は図７に示す
従来の出力回路において、前段のインバータのＮ ＭＯ
ＳＦＥＴ４と接地端子との間に、そのドレインがＮ Ｍ
ＯＳＦＥＴ４のソースにそのソースが接地端子にそれぞ
れ接続されるＮ ＭＯＳＦＥＴ６を設け、このＮＭＯＳ
ＦＥＴ６のゲートには電源端子Ｖ2 の電圧ｖ2 が抵抗７
および８によって分圧されて入力される。
路図である。図１に示す本発明の出力回路は図７に示す
従来の出力回路において、前段のインバータのＮ ＭＯ
ＳＦＥＴ４と接地端子との間に、そのドレインがＮ Ｍ
ＯＳＦＥＴ４のソースにそのソースが接地端子にそれぞ
れ接続されるＮ ＭＯＳＦＥＴ６を設け、このＮＭＯＳ
ＦＥＴ６のゲートには電源端子Ｖ2 の電圧ｖ2 が抵抗７
および８によって分圧されて入力される。
【００１０】この出力回路の動作は次の通りである。ま
ず、抵抗７および８の抵抗値を調整してＮ ＭＯＳＦＥ
Ｔ６のゲートに入力される電圧をこのＮ ＭＯＳＦＥＴ
６のスレッシュ電圧１．１Ｖより僅かに高い１．２Ｖと
するとこのＮ ＭＯＳＦＥＴ６のドレイン・ソース間抵
抗は、例えば２００ＫΩ程度となる。この状態で入力端
子Ｉに「Ｌ」の信号が入力された場合を考えると、前段
のインバータのＰ ＭＯＳＦＥＴ３はオフ，Ｎ ＭＯＳ
ＦＥＴ４はオンとなり、出力段のＮ ＭＯＳＦＥＴ１の
ゲートはＮ ＭＯＳＦＥＴ６のドレイン・ソースを通し
て接地される。これにより、出力段のＮ ＭＯＳＦＥＴ
１のゲート容量に蓄積された電荷はこのＮ ＭＯＳＦＥ
Ｔ６のドレイン・ソース間の抵抗、この例では２００Ｋ
Ωの抵抗を通して放電するので、このゲート容量とＮ
ＭＯＳＦＥＴ６のドレイン・ソース間の抵抗値とで定ま
る時定数に対応して、出力段のＮ ＭＯＳＦＥＴ１のタ
ーンオフ時間は、例えば０．８μＳから２．８μＳに延
長される。
ず、抵抗７および８の抵抗値を調整してＮ ＭＯＳＦＥ
Ｔ６のゲートに入力される電圧をこのＮ ＭＯＳＦＥＴ
６のスレッシュ電圧１．１Ｖより僅かに高い１．２Ｖと
するとこのＮ ＭＯＳＦＥＴ６のドレイン・ソース間抵
抗は、例えば２００ＫΩ程度となる。この状態で入力端
子Ｉに「Ｌ」の信号が入力された場合を考えると、前段
のインバータのＰ ＭＯＳＦＥＴ３はオフ，Ｎ ＭＯＳ
ＦＥＴ４はオンとなり、出力段のＮ ＭＯＳＦＥＴ１の
ゲートはＮ ＭＯＳＦＥＴ６のドレイン・ソースを通し
て接地される。これにより、出力段のＮ ＭＯＳＦＥＴ
１のゲート容量に蓄積された電荷はこのＮ ＭＯＳＦＥ
Ｔ６のドレイン・ソース間の抵抗、この例では２００Ｋ
Ωの抵抗を通して放電するので、このゲート容量とＮ
ＭＯＳＦＥＴ６のドレイン・ソース間の抵抗値とで定ま
る時定数に対応して、出力段のＮ ＭＯＳＦＥＴ１のタ
ーンオフ時間は、例えば０．８μＳから２．８μＳに延
長される。
【００１１】なお、その他の動作については図７と同様
である。図２は本発明の出力回路の異なる実施例を示す
回路図である。図２に示す本発明の出力回路は図７に示
す従来の出力回路において、前段のインバータのＰ Ｍ
ＯＳＦＥＴ３と電源端子Ｖ1 との間に、そのドレインが
電源端子Ｖ1 にそのソースがＰ ＭＯＳＦＥＴ３のドレ
インにそれぞれ接続されるＰ ＭＯＳＦＥＴ９を設け、
このＰ ＭＯＳＦＥＴ９のゲートには電源端子Ｖ2 の電
圧ｖ2 が抵抗１０および１１によって分圧されて入力さ
れる。
である。図２は本発明の出力回路の異なる実施例を示す
回路図である。図２に示す本発明の出力回路は図７に示
す従来の出力回路において、前段のインバータのＰ Ｍ
ＯＳＦＥＴ３と電源端子Ｖ1 との間に、そのドレインが
電源端子Ｖ1 にそのソースがＰ ＭＯＳＦＥＴ３のドレ
インにそれぞれ接続されるＰ ＭＯＳＦＥＴ９を設け、
このＰ ＭＯＳＦＥＴ９のゲートには電源端子Ｖ2 の電
圧ｖ2 が抵抗１０および１１によって分圧されて入力さ
れる。
【００１２】この出力回路の動作は次の通りである。ま
ず、抵抗１０および１１の抵抗値を調整してＰ ＭＯＳ
ＦＥＴ９のゲートに入力される電圧をこのＰ ＭＯＳＦ
ＥＴ９のスレッシュ電圧１．１Ｖより僅かに高い１．２
ＶとするとこのＰ ＭＯＳＦＥＴ９のドレイン・ソース
間抵抗は、例えば２００ＫΩ程度となる。この状態で入
力端子Ｉに「Ｈ」の信号が入力された場合を考えると、
前段のインバータのＰＭＯＳＦＥＴ３はオン，Ｎ ＭＯ
ＳＦＥＴ４はオフとなり、出力段のＮ ＭＯＳＦＥＴ１
のゲートはＰ ＭＯＳＦＥＴ９のドレイン・ソースを通
して電源端子Ｖ1 に導通する。これにより、出力段のＮ
ＭＯＳＦＥＴ１のゲートには電源端子Ｖ1 からＰ Ｍ
ＯＳＦＥＴ９のドレイン・ソース間の抵抗、この例では
２００ＫΩの抵抗を通して充電されるので、ゲート容量
とＰ ＭＯＳＦＥＴ９のドレイン・ソース間の抵抗値で
定まる時定数に対応して、出力段のＮ ＭＯＳＦＥＴ１
のターンオン時間は、例えば０．８μＳから２．８μＳ
に延長される。
ず、抵抗１０および１１の抵抗値を調整してＰ ＭＯＳ
ＦＥＴ９のゲートに入力される電圧をこのＰ ＭＯＳＦ
ＥＴ９のスレッシュ電圧１．１Ｖより僅かに高い１．２
ＶとするとこのＰ ＭＯＳＦＥＴ９のドレイン・ソース
間抵抗は、例えば２００ＫΩ程度となる。この状態で入
力端子Ｉに「Ｈ」の信号が入力された場合を考えると、
前段のインバータのＰＭＯＳＦＥＴ３はオン，Ｎ ＭＯ
ＳＦＥＴ４はオフとなり、出力段のＮ ＭＯＳＦＥＴ１
のゲートはＰ ＭＯＳＦＥＴ９のドレイン・ソースを通
して電源端子Ｖ1 に導通する。これにより、出力段のＮ
ＭＯＳＦＥＴ１のゲートには電源端子Ｖ1 からＰ Ｍ
ＯＳＦＥＴ９のドレイン・ソース間の抵抗、この例では
２００ＫΩの抵抗を通して充電されるので、ゲート容量
とＰ ＭＯＳＦＥＴ９のドレイン・ソース間の抵抗値で
定まる時定数に対応して、出力段のＮ ＭＯＳＦＥＴ１
のターンオン時間は、例えば０．８μＳから２．８μＳ
に延長される。
【００１３】なお、その他の動作については図７と同様
である。図３は本発明の出力回路の更に異なる実施例を
示す回路図である。図３に示す本発明の出力回路は図７
に示す従来の出力回路において、前段のインバータのＰ
ＭＯＳＦＥＴ４と接地端子との間に、そのドレインがＮ
ＭＯＳＦＥＴ４のソースにそのソースが接地端子にそ
れぞれ接続されるＮ ＭＯＳＦＥＴ６と、前段のインバ
ータのＰ ＭＯＳＦＥＴ３と電源端子Ｖ1 との間に、そ
のドレインが電源端子Ｖ1 にそのソースがＰ ＭＯＳＦ
ＥＴ３のドレインにそれぞれ接続されるＰ ＭＯＳＦＥ
Ｔ９とを設け、これらＮ ＭＯＳＦＥＴ６とＰ ＭＯＳ
ＦＥＴ９の各ゲートには電源端子Ｖ2 の電源ｖ2 が抵抗
１２，１３および１４によって印加される。
である。図３は本発明の出力回路の更に異なる実施例を
示す回路図である。図３に示す本発明の出力回路は図７
に示す従来の出力回路において、前段のインバータのＰ
ＭＯＳＦＥＴ４と接地端子との間に、そのドレインがＮ
ＭＯＳＦＥＴ４のソースにそのソースが接地端子にそ
れぞれ接続されるＮ ＭＯＳＦＥＴ６と、前段のインバ
ータのＰ ＭＯＳＦＥＴ３と電源端子Ｖ1 との間に、そ
のドレインが電源端子Ｖ1 にそのソースがＰ ＭＯＳＦ
ＥＴ３のドレインにそれぞれ接続されるＰ ＭＯＳＦＥ
Ｔ９とを設け、これらＮ ＭＯＳＦＥＴ６とＰ ＭＯＳ
ＦＥＴ９の各ゲートには電源端子Ｖ2 の電源ｖ2 が抵抗
１２，１３および１４によって印加される。
【００１４】この出力回路は図１に示す出力回路と図２
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。図４
は本発明の出力回路の更に異なる実施例を示す回路図で
ある。図４は図１の抵抗７および８に代えて、そのドレ
インが抵抗１６を介して電源端子Ｖ2 にそのソースが接
地端子にそれぞれ接続され、そのドレインとゲート間が
短絡されたＮ ＭＯＳＦＥＴ１５を設け、このＮ ＭＯ
ＳＦＥＴ１５のゲートを前段のインバータのＮ ＭＯＳ
ＦＥＴ６のゲートに接続したものである。ここで、Ｎ
ＭＯＳＦＥＴ１５とＮ ＭＯＳＦＥＴ６とは電流ミラー
回路を構成しており、抵抗１６に流れる電流Ｉ0 に等し
い電流がＮ ＭＯＳＦＥＴ６のドレイン・ソースを通し
て流れる（Ｎ ＭＯＳＦＥＴ１５とＮ ＭＯＳＦＥＴ６
の容量が等しいとして）。
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。図４
は本発明の出力回路の更に異なる実施例を示す回路図で
ある。図４は図１の抵抗７および８に代えて、そのドレ
インが抵抗１６を介して電源端子Ｖ2 にそのソースが接
地端子にそれぞれ接続され、そのドレインとゲート間が
短絡されたＮ ＭＯＳＦＥＴ１５を設け、このＮ ＭＯ
ＳＦＥＴ１５のゲートを前段のインバータのＮ ＭＯＳ
ＦＥＴ６のゲートに接続したものである。ここで、Ｎ
ＭＯＳＦＥＴ１５とＮ ＭＯＳＦＥＴ６とは電流ミラー
回路を構成しており、抵抗１６に流れる電流Ｉ0 に等し
い電流がＮ ＭＯＳＦＥＴ６のドレイン・ソースを通し
て流れる（Ｎ ＭＯＳＦＥＴ１５とＮ ＭＯＳＦＥＴ６
の容量が等しいとして）。
【００１５】この出力回路の動作は次の通りである。ま
ず、抵抗１６の抵抗値を調整して電流Ｉ0 の電流値を、
例えば２５μＡに調整する（例えば、電源端子Ｖ2 の電
圧ｖ 2 を５Ｖ，抵抗１６を２００ＫΩとして）。この状
態で入力端子Ｉに「Ｌ」の信号が入力されると前段のイ
ンバータのＰ ＭＯＳＦＥＴ３はオフ，Ｎ ＭＯＳＦＥ
Ｔ４はオンとなり、出力段のＮ ＭＯＳＦＥＴ１のゲー
トはＮ ＭＯＳＦＥＴ６のドレイン・ソースを通して接
地される。ここで、このＮ ＭＯＳＦＥＴ６はＮ ＭＯ
ＳＦＥＴ１５と電流ミラー回路を構成しているので、こ
のＮ ＭＯＳＦＥＴ６のドレイン・ソースを通して流れ
る電流は抵抗１６を流れる電流Ｉ0 に等しく制御され、
出力段のＮ ＭＯＳＦＥＴ１のゲート容量に蓄積された
電荷はこの電流Ｉ0 によって、この例では２５μＡの電
流で放電されるので、このゲート容量と電流Ｉ0 の電流
値とで定まる時定数に対応して出力段のＮ ＭＯＳＦＥ
Ｔ１のターンオフ時間は、例えば０．８μＳから２．８
μＳに延長される。
ず、抵抗１６の抵抗値を調整して電流Ｉ0 の電流値を、
例えば２５μＡに調整する（例えば、電源端子Ｖ2 の電
圧ｖ 2 を５Ｖ，抵抗１６を２００ＫΩとして）。この状
態で入力端子Ｉに「Ｌ」の信号が入力されると前段のイ
ンバータのＰ ＭＯＳＦＥＴ３はオフ，Ｎ ＭＯＳＦＥ
Ｔ４はオンとなり、出力段のＮ ＭＯＳＦＥＴ１のゲー
トはＮ ＭＯＳＦＥＴ６のドレイン・ソースを通して接
地される。ここで、このＮ ＭＯＳＦＥＴ６はＮ ＭＯ
ＳＦＥＴ１５と電流ミラー回路を構成しているので、こ
のＮ ＭＯＳＦＥＴ６のドレイン・ソースを通して流れ
る電流は抵抗１６を流れる電流Ｉ0 に等しく制御され、
出力段のＮ ＭＯＳＦＥＴ１のゲート容量に蓄積された
電荷はこの電流Ｉ0 によって、この例では２５μＡの電
流で放電されるので、このゲート容量と電流Ｉ0 の電流
値とで定まる時定数に対応して出力段のＮ ＭＯＳＦＥ
Ｔ１のターンオフ時間は、例えば０．８μＳから２．８
μＳに延長される。
【００１６】なお、その他の動作については図７と同様
である。図５は本発明の出力回路の更に異なる実施例を
示す回路図である。図５は図２の抵抗１０および１１に
代えて、そのドレインが電源端子Ｖ2 にそのソースが抵
抗１６を介して接続端子にそれぞれ接続され、そのソー
スとゲート間が短絡されたＰ ＭＯＳＦＥＴ１７を設
け、このＰ ＭＯＳＦＥＴ１７のゲートを前段のインバ
ータのＰ ＭＯＳＦＥＴ９のゲートに接続したものであ
る。ここで、Ｐ ＭＯＳＦＥＴ１７とＰ ＭＯＳＦＥＴ
９とは電流ミラー回路を構成しており、抵抗１６に流れ
る電流Ｉ0 に等しい電流がＰ ＭＯＳＦＥＴ９のドレイ
ン・ソースを通して流れる（Ｐ ＭＯＳＦＥＴ１７とＰ
ＭＯＳＦＥＴ６の容量が等しいとして）。
である。図５は本発明の出力回路の更に異なる実施例を
示す回路図である。図５は図２の抵抗１０および１１に
代えて、そのドレインが電源端子Ｖ2 にそのソースが抵
抗１６を介して接続端子にそれぞれ接続され、そのソー
スとゲート間が短絡されたＰ ＭＯＳＦＥＴ１７を設
け、このＰ ＭＯＳＦＥＴ１７のゲートを前段のインバ
ータのＰ ＭＯＳＦＥＴ９のゲートに接続したものであ
る。ここで、Ｐ ＭＯＳＦＥＴ１７とＰ ＭＯＳＦＥＴ
９とは電流ミラー回路を構成しており、抵抗１６に流れ
る電流Ｉ0 に等しい電流がＰ ＭＯＳＦＥＴ９のドレイ
ン・ソースを通して流れる（Ｐ ＭＯＳＦＥＴ１７とＰ
ＭＯＳＦＥＴ６の容量が等しいとして）。
【００１７】この出力回路の動作は次の通りである。ま
ず、抵抗１６の抵抗値を調整して電流Ｉ0 の電流値を、
例えば２５μＡに調整する（例えば、電源端子Ｖ2 の電
圧ｖ 2 を５Ｖ，抵抗１６を２００ＫΩとして）。この状
態で入力端子Ｉに「Ｈ」の信号が入力されると前段のイ
ンバータ回路のＰ ＭＯＳＦＥＴ３はオン，Ｎ ＭＯＳ
ＦＥＴ４はオフとなり、出力段のＮ ＭＯＳＦＥＴ１の
ゲートはＰ ＭＯＳＦＥＴ９のドレイン・ソースを通し
て電源端子Ｖ1 に導通する。ここで、このＰＭＯＳＦＥ
Ｔ９はＰ ＭＯＳＦＥＴ１７と電流ミラー回路を構成し
ているので、このＰ ＭＯＳＦＥＴ９のドレイン・ソー
スを通して流れる電流は抵抗１６を流れる電流Ｉ0 に等
しく制御され、出力段のＮ ＭＯＳＦＥＴ１のゲート容
量はこの電流Ｉ0 によって、この例では２５μＡの電流
で充電されるので、このゲート容量と電流Ｉ0 の電流値
とで定まる時定数対応して出力段のＮ ＭＯＳＦＥＴ１
のターンオン時間は、例えば０．８μＳから２．８μＳ
に延長される。
ず、抵抗１６の抵抗値を調整して電流Ｉ0 の電流値を、
例えば２５μＡに調整する（例えば、電源端子Ｖ2 の電
圧ｖ 2 を５Ｖ，抵抗１６を２００ＫΩとして）。この状
態で入力端子Ｉに「Ｈ」の信号が入力されると前段のイ
ンバータ回路のＰ ＭＯＳＦＥＴ３はオン，Ｎ ＭＯＳ
ＦＥＴ４はオフとなり、出力段のＮ ＭＯＳＦＥＴ１の
ゲートはＰ ＭＯＳＦＥＴ９のドレイン・ソースを通し
て電源端子Ｖ1 に導通する。ここで、このＰＭＯＳＦＥ
Ｔ９はＰ ＭＯＳＦＥＴ１７と電流ミラー回路を構成し
ているので、このＰ ＭＯＳＦＥＴ９のドレイン・ソー
スを通して流れる電流は抵抗１６を流れる電流Ｉ0 に等
しく制御され、出力段のＮ ＭＯＳＦＥＴ１のゲート容
量はこの電流Ｉ0 によって、この例では２５μＡの電流
で充電されるので、このゲート容量と電流Ｉ0 の電流値
とで定まる時定数対応して出力段のＮ ＭＯＳＦＥＴ１
のターンオン時間は、例えば０．８μＳから２．８μＳ
に延長される。
【００１８】なお、その他の動作については図７と同様
である。図６は本発明の出力回路の更に異なる実施例を
示す回路図である。図６は図３の抵抗１２，１３および
１４に代えて、そのソースが接地端子に接続されそのド
レインとゲート間が短絡されたＮ ＭＯＳＦＥＴ１５
と、そのドレインが電源端子Ｖ1 に接続され、そのソー
スとゲート間が短絡されたＰ ＭＯＳＦＥＴ１７と、こ
のＰ ＭＯＳＦＥＴ１７のソースとＮ ＭＯＳＦＥＴ１
５のドレインとの間に接続された抵抗１６とを設け、Ｎ
ＭＯＳＦＥＴ１５のゲートをＮ ＭＯＳＦＥＴ６のゲ
ートに、Ｐ ＭＯＳＦＥＴ１７のゲートをＰ ＭＯＳＦ
ＥＴ９のゲートに接続したものである。
である。図６は本発明の出力回路の更に異なる実施例を
示す回路図である。図６は図３の抵抗１２，１３および
１４に代えて、そのソースが接地端子に接続されそのド
レインとゲート間が短絡されたＮ ＭＯＳＦＥＴ１５
と、そのドレインが電源端子Ｖ1 に接続され、そのソー
スとゲート間が短絡されたＰ ＭＯＳＦＥＴ１７と、こ
のＰ ＭＯＳＦＥＴ１７のソースとＮ ＭＯＳＦＥＴ１
５のドレインとの間に接続された抵抗１６とを設け、Ｎ
ＭＯＳＦＥＴ１５のゲートをＮ ＭＯＳＦＥＴ６のゲ
ートに、Ｐ ＭＯＳＦＥＴ１７のゲートをＰ ＭＯＳＦ
ＥＴ９のゲートに接続したものである。
【００１９】この出力回路は図４に示す出力回路と図５
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。前述
の図４〜６に示す実施例において、抵抗１６を通して流
れる電流Ｉ0 の電流値は、前述のように抵抗１６の抵抗
値を調整して設定してもよいし、あるいは電源端子Ｖ2
の電圧ｖ2 の電圧値を調整して設定してもよい。
に示す出力回路の回路構成を併せて有するもので、その
動作はこれら出力回路の動作を併せたものである。前述
の図４〜６に示す実施例において、抵抗１６を通して流
れる電流Ｉ0 の電流値は、前述のように抵抗１６の抵抗
値を調整して設定してもよいし、あるいは電源端子Ｖ2
の電圧ｖ2 の電圧値を調整して設定してもよい。
【００２０】また、図１〜図６に示す実施例において、
図７に示す従来の回路に追加し設けたＮ ＭＯＳＦＥＴ
６，Ｐ ＭＯＳＦＥＴ９，Ｎ ＭＯＳＦＥＴ１５，Ｐ
ＭＯＳＦＥＴ１７および抵抗７，８，１０，１１，１
２，１３，１４，１６はゲート制御用のごく小容量であ
り、これらを設けても半導体チップの面積はそれ程増大
することはない。
図７に示す従来の回路に追加し設けたＮ ＭＯＳＦＥＴ
６，Ｐ ＭＯＳＦＥＴ９，Ｎ ＭＯＳＦＥＴ１５，Ｐ
ＭＯＳＦＥＴ１７および抵抗７，８，１０，１１，１
２，１３，１４，１６はゲート制御用のごく小容量であ
り、これらを設けても半導体チップの面積はそれ程増大
することはない。
【００２１】なお、図１〜図６に示す実施例においては
出力段のＭＯＳＦＥＴはＮ ＭＯＳＦＥＴとして説明し
たが、Ｐ ＭＯＳＦＥＴの場合この極性としに応じて、
前段のインバータの各ＭＯＳＦＥＴあるいは各実施例で
追加したＭＯＳＦＥＴの極性を選定することで同様に実
施できることは勿論である。
出力段のＭＯＳＦＥＴはＮ ＭＯＳＦＥＴとして説明し
たが、Ｐ ＭＯＳＦＥＴの場合この極性としに応じて、
前段のインバータの各ＭＯＳＦＥＴあるいは各実施例で
追加したＭＯＳＦＥＴの極性を選定することで同様に実
施できることは勿論である。
【００２２】
【発明の効果】本発明の出力回路は出力段のＭＯＳＦＥ
Ｔのターンオフ時間あるいはターンオン時間を延長して
スイッチング時における回路のノイズ電圧を低減したの
で回路の信頼性が向上するとともに、半導体集積回路と
して形成した場合に半導体チップの面積がそれ程増大す
ることがなく低コストとなる。このことは、特に出力回
路の個数の多いサーマルヘッドドライバーなどで効果が
大きい。
Ｔのターンオフ時間あるいはターンオン時間を延長して
スイッチング時における回路のノイズ電圧を低減したの
で回路の信頼性が向上するとともに、半導体集積回路と
して形成した場合に半導体チップの面積がそれ程増大す
ることがなく低コストとなる。このことは、特に出力回
路の個数の多いサーマルヘッドドライバーなどで効果が
大きい。
【図１】本発明の出力回路の一実施例を示す回路図
【図２】本発明の出力回路の異なる実施例を示す回路図
【図３】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図４】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図５】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図６】本発明の出力回路の更に異なる実施例を示す回
路図
路図
【図７】従来の出力回路の一例を示す回路図
１ Ｎ ＭＯＳＦＥＴ（出力段の） ３ Ｐ ＭＯＳＦＥＴ（前段のインバータの第１の） ４ Ｎ ＭＯＳＦＥＴ（前段のインバータの第２の） ６ Ｎ ＭＯＳＦＥＴ（第１の限流要素） ９ Ｐ ＭＯＳＦＥＴ（第２の限流要素）
フロントページの続き (56)参考文献 特開 平３−169121（ＪＰ，Ａ) 特開 平２−94704（ＪＰ，Ａ) 特開 平３−135217（ＪＰ，Ａ) 特開 平４−87373（ＪＰ，Ａ) 特開 平６−85648（ＪＰ，Ａ) 特開 平６−85633（ＪＰ，Ａ) 実開 平３−45658（ＪＰ，Ｕ) 実開 平２−4318（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (10)
- 【請求項１】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間に、電流ミ
ラー回路に構成されて所定の電流値の電流を通電する一
極性チャンネルのＭＯＳＦＥＴからなる限流要素を設け
たことを特徴とする出力回路。 - 【請求項２】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第１のＭＯＳＦＥＴと電源端子の間に、電流ミ
ラー回路に構成されて所定の電流値の電流を通電する他
極性チャンネルのＭＯＳＦＥＴからなる限流要素を設け
たことを特徴とする出力回路。 - 【請求項３】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間および前記
第１のＭＯＳＦＥＴと電源端子との間にそれぞれ、電流
ミラー回路に構成されて所定の電流値の電流を通電する
一極性チャンネルのＭＯＳＦＥＴからなる第１の限流要
素および電流ミラー回路に構成されて所定の電流値の電
流を通電する他極性チャンネルのＭＯＳＦＥＴからなる
第２の限流要素を設けたことを特徴とする出力回路。 - 【請求項４】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間に、ゲート
にスレッシュ電圧より僅かに高い電圧が印加される一極
性チャンネルのＭＯＳＦＥＴからなる限流要素を設けた
ことを特徴とする出力回路。 - 【請求項５】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地 端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第１のＭＯＳＦＥＴと電源端子の間に、ゲート
にスレッシュ電圧より僅かに高い電圧が印加される他極
性チャンネルのＭＯＳＦＥＴからなる限流要素を設けた
ことを特徴とする出力回路。 - 【請求項６】出力段の一極性チャンネルのＭＯＳＦＥＴ
と、電源端子と接地端子間に直列に接続され、かつそら
れのゲートが互に接続された他極性チャンネルおよび一
極性チャンネルの第１および第２のＭＯＳＦＥＴとから
なる前段のインバータとで構成された出力回路におい
て、前記第２のＭＯＳＦＥＴと接地端子の間および前記
第１のＭＯＳＦＥＴと電源端子との間にそれぞれゲート
にスレッシュ電圧より僅かに高い電圧が印加される一極
性チャンネルのＭＯＳＦＥＴからなる第１の限流要素お
よびゲートにスレッシュ電圧より僅かに高い電圧が印加
される他極性チャンネルのＭＯＳＦＥＴからなる第２の
限流要素を設けたことを特徴とする出力回路。 - 【請求項７】請求項４に記載の出力回路において、前記
限流要素としての一極性チャンネルＭＯＳＦＥＴのドレ
イン・ソース間抵抗値と前記出力段の一極性チャンネル
ＭＯＳＦＥＴのゲート容量とで定まる時定数にて前記出
力段の一極性チャンネルＭＯＳＦＥＴのターンオフ時間
を遅延させることを特徴とする出力回路。 - 【請求項８】請求項５に記載の出力回路において、前記
限流要素としての他極性チャンネルＭＯＳＦＥＴのドレ
イン・ソース間抵抗値と前記出力段の一極性チャンネル
ＭＯＳＦＥＴのゲート容量とで定まる時定数にて前記出
力段の一極性チャンネルＭＯＳＦＥＴのターンオン時間
を遅延させることを特徴とする出力回路。 - 【請求項９】請求項６に記載の出力回路において、前記
第１の限流要素としての一極性チャンネルＭＯＳＦＥＴ
のドレイン・ソース間抵抗値と前記出力段の一極性チャ
ンネルＭＯＳＦＥＴのゲート容量とで定まる時定数にて
前記出力段の一極性チャンネルＭＯＳＦＥＴのターンオ
フ時間を遅延させ、前記第２の限流要素としての他極性
チャンネルＭＯＳＦＥＴのドレイン・ソース間抵抗値と
前記出 力段の一極性チャンネルＭＯＳＦＥＴのゲート容
量とで定まる時定数にて前記出力段の一極性チャンネル
ＭＯＳＦＥＴのターンオン時間を遅延させることを特徴
とする出力回路。 - 【請求項１０】半導体集積回路として形成されたことを
特徴とする請求項１ないし９の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05003644A JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05003644A JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216735A JPH06216735A (ja) | 1994-08-05 |
| JP3089873B2 true JP3089873B2 (ja) | 2000-09-18 |
Family
ID=11563194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05003644A Expired - Fee Related JP3089873B2 (ja) | 1993-01-13 | 1993-01-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089873B2 (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
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| JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Ｍｏｓゲートトランジスタのゲート駆動回路 |
| JP4935294B2 (ja) * | 2006-10-18 | 2012-05-23 | 富士電機株式会社 | 絶縁ゲート型デバイスの駆動回路 |
| JP5119894B2 (ja) * | 2007-12-06 | 2013-01-16 | 富士電機株式会社 | ドライバ回路 |
| KR101675562B1 (ko) * | 2010-05-04 | 2016-11-11 | 삼성전자주식회사 | 전원 장치 |
| US8564065B2 (en) * | 2011-06-03 | 2013-10-22 | Analog Devices, Inc. | Circuit architecture for metal oxide semiconductor (MOS) output driver electrical overstress self-protection |
| EP3010152B1 (en) * | 2013-06-14 | 2018-11-14 | Fuji Electric Co., Ltd. | Gate-driving circuit |
| JP5791758B1 (ja) * | 2014-05-15 | 2015-10-07 | 三菱電機株式会社 | ゲート駆動回路 |
-
1993
- 1993-01-13 JP JP05003644A patent/JP3089873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216735A (ja) | 1994-08-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |