JPH0228386A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0228386A JPH0228386A JP63303107A JP30310788A JPH0228386A JP H0228386 A JPH0228386 A JP H0228386A JP 63303107 A JP63303107 A JP 63303107A JP 30310788 A JP30310788 A JP 30310788A JP H0228386 A JPH0228386 A JP H0228386A
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- 230000005669 field effect Effects 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01S5/042—Electrical excitation ; Circuits therefor
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- B60K23/0808—Arrangement or mounting of control devices for vehicle transmissions, or parts thereof, not otherwise provided for for changing number of driven wheels, for switching from driving one axle to driving two or more axles for varying torque distribution between driven axles, e.g. by transfer clutch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体レーザダイ
オード駆動用の半導体集積回路に関する。
オード駆動用の半導体集積回路に関する。
従来、半導体レーザダイオード駆動用半導体集積回路（
以下、ＬＤドライバと称す）の信号出力部には半導体レ
ーザダイオード（以下、ＬＤと称す）の発振しきい値を
与えるための出力オフセ。
以下、ＬＤドライバと称す）の信号出力部には半導体レ
ーザダイオード（以下、ＬＤと称す）の発振しきい値を
与えるための出力オフセ。
ト電流調整用として、第３図に示すように、出力端子４
と電源端子６との間に電界効果型トランジスタ（以下、
ＦＥＴと称する）７を直列に接続し、ゲート端子８から
のゲート電圧を制御する方式をとっていた。
と電源端子６との間に電界効果型トランジスタ（以下、
ＦＥＴと称する）７を直列に接続し、ゲート端子８から
のゲート電圧を制御する方式をとっていた。
即ち、第３図に示すように入力端子３からの入力信号に
したがって出力端子４にＬＤ２の変調用信号を出力する
ＬＤドライバの論理部１と、電源端子６と出力端子４と
の間に直列に挿入されゲートがゲート端子８に接続され
る出力オフセット電流調整用のＦＥＴ７を有する出力オ
フセット電流調整回路１１ａとを含んで構成され、ゲー
ト端子８への電圧を調整することによりＦＥＴ７を流れ
る出力端子４に対する出力オフセット電流を調整してい
た。
したがって出力端子４にＬＤ２の変調用信号を出力する
ＬＤドライバの論理部１と、電源端子６と出力端子４と
の間に直列に挿入されゲートがゲート端子８に接続され
る出力オフセット電流調整用のＦＥＴ７を有する出力オ
フセット電流調整回路１１ａとを含んで構成され、ゲー
ト端子８への電圧を調整することによりＦＥＴ７を流れ
る出力端子４に対する出力オフセット電流を調整してい
た。
上述した従来の半導体集積回路は、並列に接続したＦＥ
Ｔのソース・ドレイン間耐圧の不足によりＦＥＴの破壊
を招き易いという欠点がある。即ち、従来のＬＤドライ
バの動作電源電圧としては主に−５，２ｖという値が選
択されており、第２図からも明らかなようにオフセット
電流を遮断した状態では出力オフセット電流調整用のＦ
ＥＴのソース・ドレイン両端に約５ｖの電圧がかかる。
Ｔのソース・ドレイン間耐圧の不足によりＦＥＴの破壊
を招き易いという欠点がある。即ち、従来のＬＤドライ
バの動作電源電圧としては主に−５，２ｖという値が選
択されており、第２図からも明らかなようにオフセット
電流を遮断した状態では出力オフセット電流調整用のＦ
ＥＴのソース・ドレイン両端に約５ｖの電圧がかかる。
ここで、ＬＤドライバを構成する論理部のＦＥＴは高速
性を重視するために、ソース・ドレイン間耐圧は通常的
５ｖとなっているため、同一半導体集積回路内に構成さ
れる電流オフセット電流調整用のＦＥＴの耐圧も同じく
約５ｖとなっている。
性を重視するために、ソース・ドレイン間耐圧は通常的
５ｖとなっているため、同一半導体集積回路内に構成さ
れる電流オフセット電流調整用のＦＥＴの耐圧も同じく
約５ｖとなっている。
このため出力オフセット電流調整用のＦＥＴを遮断させ
たとき耐圧−杯の電圧がかかるためにＦＢＴの破壊を招
き易くなる。
たとき耐圧−杯の電圧がかかるためにＦＢＴの破壊を招
き易くなる。
又、出力オフセット電流調整用のＦＥＴのみ耐圧を向上
させるためには、同一半導体集積回路内に２種の耐圧を
もつＦＥＴを構成しなくてはならず製造コストを上昇さ
せるという欠点がある。
させるためには、同一半導体集積回路内に２種の耐圧を
もつＦＥＴを構成しなくてはならず製造コストを上昇さ
せるという欠点がある。
本発明は、入力信号にしたがって半導体レーザダイオー
ドの変調用信号を出力端子に出力する論理部と、電源端
子と前記出力端子との間に挿入され外部からの電圧によ
り前記半導体レーザダイオードへのオフセット電流を制
御する第１の電界効果型トランジスタを有する出力オフ
セット電流調整回路とを備える半導体集積回路において
、前記出力オフセット電流調整回路は前記電源端子と接
地端子間に直列に接続される１対の電圧分割抵抗と、ベ
ースが前記電圧分割抵抗の接続接点に接続され前記第１
の電界効果トランジスタと前記出力端子の間に直列に挿
入される第２の電界効果型トランジスタとを有している
。
ドの変調用信号を出力端子に出力する論理部と、電源端
子と前記出力端子との間に挿入され外部からの電圧によ
り前記半導体レーザダイオードへのオフセット電流を制
御する第１の電界効果型トランジスタを有する出力オフ
セット電流調整回路とを備える半導体集積回路において
、前記出力オフセット電流調整回路は前記電源端子と接
地端子間に直列に接続される１対の電圧分割抵抗と、ベ
ースが前記電圧分割抵抗の接続接点に接続され前記第１
の電界効果トランジスタと前記出力端子の間に直列に挿
入される第２の電界効果型トランジスタとを有している
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、入力信号にしたがってＬＤの変調
用信号を出力端子４に出力するＬＤ）ライバの論理部１
と、カソード端子５を介して出力端子４に接続されアノ
ード側が接地端子に接続されるＬＤ２と、電源端子６と
接地端子との間に直列に接続される１対の電圧分割抵抗
１０ａ、１０ｂと電源端子６と出力端子４との間に直列
に接続されるゲートがゲート端子８に接続される第１の
ＦＥＴ７とゲートが電圧分割抵抗１０ａ、１０ｂとの接
続節点に接続される第２のＦＥＴ９とを備える出力オフ
セット電流調整回路１１とを含む。
用信号を出力端子４に出力するＬＤ）ライバの論理部１
と、カソード端子５を介して出力端子４に接続されアノ
ード側が接地端子に接続されるＬＤ２と、電源端子６と
接地端子との間に直列に接続される１対の電圧分割抵抗
１０ａ、１０ｂと電源端子６と出力端子４との間に直列
に接続されるゲートがゲート端子８に接続される第１の
ＦＥＴ７とゲートが電圧分割抵抗１０ａ、１０ｂとの接
続節点に接続される第２のＦＥＴ９とを備える出力オフ
セット電流調整回路１１とを含む。
ここで、電源端子６には電圧５．２ｖの電源が供給され
ている。
ている。
第１図においてゲート端子８への印加電圧を調整するこ
とにより、ＦＥＴ７に流れる出力端子４に対する出力オ
フセット電流を制御できる。
とにより、ＦＥＴ７に流れる出力端子４に対する出力オ
フセット電流を制御できる。
前述した第３図の従来の出力オフセット電流調整回路で
はＦＥＴ７が非導通状態になったとき、ＦＥＴ７のソー
ス・ドレイン間には５．２■の電源電圧がかかるが、Ｆ
ＥＴ７と出力端子４との間にＦＥＴ９が挿入され、ＦＥ
Ｔ９のゲートに電圧分割抵抗１０ａ、１０ｂで分圧され
た電源電圧が印加されるため、ＦＥＴ７の非導通時のＦ
ＥＴ７のソース・ドレイン間電圧を電圧分割抵抗１０ａ
。
はＦＥＴ７が非導通状態になったとき、ＦＥＴ７のソー
ス・ドレイン間には５．２■の電源電圧がかかるが、Ｆ
ＥＴ７と出力端子４との間にＦＥＴ９が挿入され、ＦＥ
Ｔ９のゲートに電圧分割抵抗１０ａ、１０ｂで分圧され
た電源電圧が印加されるため、ＦＥＴ７の非導通時のＦ
ＥＴ７のソース・ドレイン間電圧を電圧分割抵抗１０ａ
。
１０ｂの設定により５．２ｖより小さくすることが可能
である。
である。
即ち、ＦＥＴ７．９のサイズに対応して電圧分割抵抗１
０ａ、１０ｂの抵抗値比を選択することにより、ＦＥＴ
７遮断時のＦＥＴ７，９のソース・ドレイン間電圧を５
．２ｖより小さくすることが可能である。−例を示すと
、電圧分割抵抗１゜ａ、１０ｂの抵抗値比を１＝１とし
ＦＥＴ７．９のゲート幅サイズ比を同じく１：１とする
と、ＦＥＴ７の非導通時のＦＥＴ７．９のソースドレイ
ン間電圧はそれぞれ２〜３■の間になるためＦＥＴ７，
９とも破壊の危険にさらさｈることなく出力オフセット
電流の調整を行うことができる。
０ａ、１０ｂの抵抗値比を選択することにより、ＦＥＴ
７遮断時のＦＥＴ７，９のソース・ドレイン間電圧を５
．２ｖより小さくすることが可能である。−例を示すと
、電圧分割抵抗１゜ａ、１０ｂの抵抗値比を１＝１とし
ＦＥＴ７．９のゲート幅サイズ比を同じく１：１とする
と、ＦＥＴ７の非導通時のＦＥＴ７．９のソースドレイ
ン間電圧はそれぞれ２〜３■の間になるためＦＥＴ７，
９とも破壊の危険にさらさｈることなく出力オフセット
電流の調整を行うことができる。
第２図は本発明の他の実施例である。第１図の一実施例
と同じものには同じ番号を付しである。
と同じものには同じ番号を付しである。
１はＬＤドライバの論理部であり、入力信号に従ってＬ
Ｄ変調用出力信号を出力端子３に出力する。２はＬＤで
あり７ノード側を接地しカーソド側をＬＤドライバ出力
端子に接続することで出力端子３の電気的出力に応じて
光信号を発する。６は回路の電源であり、主として−５
，２ｖが選ばれる。７はオフセット用ＦＥＴであり、ゲ
ート端子８は電流調整用としてＩＣの外部から電圧を調
整することが可能である。すなわちゲート端子８の電圧
を変化させることによりＦＥＴ７に流れる出力端子４に
おけるオフセット電流を制御できる。
Ｄ変調用出力信号を出力端子３に出力する。２はＬＤで
あり７ノード側を接地しカーソド側をＬＤドライバ出力
端子に接続することで出力端子３の電気的出力に応じて
光信号を発する。６は回路の電源であり、主として−５
，２ｖが選ばれる。７はオフセット用ＦＥＴであり、ゲ
ート端子８は電流調整用としてＩＣの外部から電圧を調
整することが可能である。すなわちゲート端子８の電圧
を変化させることによりＦＥＴ７に流れる出力端子４に
おけるオフセット電流を制御できる。
ＦＥＴ９．ＦＥＴＩ ９およびダイオード２０の各素子
を付加することによりＦＥＴ７のソース・ドレイン間電
圧を５．２ｖより小さくすることが可能である。ＦＥＴ
９のゲート電極はソース・ドレインを短絡されたＦＥＴ
１９とダイオード２０により決定される電位が付加さ九
ており、ＦＥＴ１９゜ダイオード２０のサイズを適当に
選ぶことによりＦＥＴがカットオフした時のＦＥＴ７，
９のソース・ドレイン間電圧を５，２ｖより小さくする
ことが可能となる。例えばＦＥＴ７，９のゲート幅サイ
ズ比を１：１、ＦＥＴ１９とダイオード２０のサイズ比
を電源６の半分の値がＦＥＴ９のゲート電位となるよう
に選択することによりＦＥＴ７のカットオフ時のＦＥＴ
７．９のソース・ドレイン間電圧はそれぞれ２〜３ｖの
間になるために、ＦＥＴ７．９とも破壊の危険にさらさ
れることなくオフセット電流調整回路を構成することが
可能となる。またダイオード２０は１段構成でなく２段
以上の多段構成としても本発明の趣旨を損うものではな
い。
を付加することによりＦＥＴ７のソース・ドレイン間電
圧を５．２ｖより小さくすることが可能である。ＦＥＴ
９のゲート電極はソース・ドレインを短絡されたＦＥＴ
１９とダイオード２０により決定される電位が付加さ九
ており、ＦＥＴ１９゜ダイオード２０のサイズを適当に
選ぶことによりＦＥＴがカットオフした時のＦＥＴ７，
９のソース・ドレイン間電圧を５，２ｖより小さくする
ことが可能となる。例えばＦＥＴ７，９のゲート幅サイ
ズ比を１：１、ＦＥＴ１９とダイオード２０のサイズ比
を電源６の半分の値がＦＥＴ９のゲート電位となるよう
に選択することによりＦＥＴ７のカットオフ時のＦＥＴ
７．９のソース・ドレイン間電圧はそれぞれ２〜３ｖの
間になるために、ＦＥＴ７．９とも破壊の危険にさらさ
れることなくオフセット電流調整回路を構成することが
可能となる。またダイオード２０は１段構成でなく２段
以上の多段構成としても本発明の趣旨を損うものではな
い。
以上説明したように本発明は、出力オフセット電流調整
用のＦＥＴに直列に、抵抗分割によりゲート電位を固定
されたＦＥＴを付加することにより、出力電流オフセッ
ト調整用のＦＥＴの破壊を防止できるという効果あがる
。
用のＦＥＴに直列に、抵抗分割によりゲート電位を固定
されたＦＥＴを付加することにより、出力電流オフセッ
ト調整用のＦＥＴの破壊を防止できるという効果あがる
。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来の半導体集積回路の
一例の回路図である。 １・・・・・・論理部、２・・・・・・ＬＤ、３・・・
・・・入力端子、４・・・・・・出力端子、５・・・・
・・カソード端子、６・・・・・・電源端子、７，９．
１９・・・・・・ＦＥＴ、８・・・・・・ゲート端子、
１０ａ、１０ｂ・・・・・・電圧分割抵抗、１１゜１１
ａ・・・・・・出力オフセット電流調整回路、２０・・
・・・・ダイオード。 代理人 弁理士 内 原 晋 Ｌ−Ｊ 搏 図 箭 図
他の実施例の回路図、第３図は従来の半導体集積回路の
一例の回路図である。 １・・・・・・論理部、２・・・・・・ＬＤ、３・・・
・・・入力端子、４・・・・・・出力端子、５・・・・
・・カソード端子、６・・・・・・電源端子、７，９．
１９・・・・・・ＦＥＴ、８・・・・・・ゲート端子、
１０ａ、１０ｂ・・・・・・電圧分割抵抗、１１゜１１
ａ・・・・・・出力オフセット電流調整回路、２０・・
・・・・ダイオード。 代理人 弁理士 内 原 晋 Ｌ−Ｊ 搏 図 箭 図
Claims (1)
- 【特許請求の範囲】 １、入力信号にしたがって半導体レーザダイオードの変
調用信号を出力端子に出力する論理部と、電源端子と前
記出力端子との間に挿入され外部からの電圧により前記
半導体レーザダイオードへのオフセット電流を制御する
第１の電界効果トランジスタを有する出力オフセット電
流調整回路とを備える半導体集積回路において、前記出
力オフセット電流調整回路は前記電源端子と接地端子間
に直列に接続される１対の電圧分割素子と、ベースが前
記電圧分割素子の接続接点に接続され前記第１の電界効
果型トランジスタと前記出力端子の間に直列に挿入され
る第２の電界効果型トランジスタとを有することを特徴
とする半導体集積回路。 ２、前記１対の電圧分割素子はそれぞれ抵抗である請求
項１記載の半導体集積回路。 ３、前記電圧分割抵抗のうち一方の抵抗はソース電極と
ゲート電極が短絡された第３の電界効果トランジスタで
あり、他方はダイオードである請求項１記載の半導体集
積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-51053 | 1988-03-03 | ||
| JP5105388 | 1988-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228386A true JPH0228386A (ja) | 1990-01-30 |
| JP2715491B2 JP2715491B2 (ja) | 1998-02-18 |
Family
ID=12876064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303107A Expired - Lifetime JP2715491B2 (ja) | 1988-03-03 | 1988-11-29 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5058700A (ja) |
| JP (1) | JP2715491B2 (ja) |
| CA (1) | CA1316118C (ja) |
Families Citing this family (22)
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|---|---|---|---|---|
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| JPH05162552A (ja) * | 1991-12-13 | 1993-06-29 | Kubota Corp | 四輪駆動型作業車 |
| JP3008250B2 (ja) * | 1994-10-27 | 2000-02-14 | 本田技研工業株式会社 | 車両の左右の非主駆動輪へのトルク分配制御装置 |
| FR2738808B1 (fr) * | 1995-09-14 | 1997-10-24 | Cim Manutique Sa | Equilibrage et/ou positionnement de toute charge de poids variable ou non, en mouvement non uniforme |
| JP4108777B2 (ja) * | 1996-12-04 | 2008-06-25 | Ｇｋｎ ドライブライン トルクテクノロジー株式会社 | 動力伝達装置 |
| JPH10194005A (ja) * | 1997-01-14 | 1998-07-28 | Honda Motor Co Ltd | 四輪駆動車両 |
| US6361123B1 (en) | 1999-07-27 | 2002-03-26 | James T. Hamilton | Yaw control system |
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| US7111702B2 (en) | 2002-12-02 | 2006-09-26 | Borgwarner Inc. | Steering angle control of independent rear clutches in a four-wheel drive vehicle |
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| DE102004046008B4 (de) * | 2004-09-16 | 2012-01-26 | Getrag Driveline Systems Gmbh | Antriebsstrang und Verfahren zum Ansteuern eines Antriebsstranges |
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| JPS6127763A (ja) * | 1984-07-17 | 1986-02-07 | Nissan Motor Co Ltd | 車両の運動目標値設定装置 |
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| JPS6294421A (ja) * | 1985-10-18 | 1987-04-30 | Fuji Heavy Ind Ltd | 車両の後輪駆動装置 |
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-
1988
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1989
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Also Published As
| Publication number | Publication date |
|---|---|
| CA1316118C (en) | 1993-04-13 |
| US5058700A (en) | 1991-10-22 |
| JP2715491B2 (ja) | 1998-02-18 |
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