JP2646786B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JP2646786B2 JP2646786B2 JP2046059A JP4605990A JP2646786B2 JP 2646786 B2 JP2646786 B2 JP 2646786B2 JP 2046059 A JP2046059 A JP 2046059A JP 4605990 A JP4605990 A JP 4605990A JP 2646786 B2 JP2646786 B2 JP 2646786B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力素子としてＮチャネル電界効果トランジ
スタを使用したソースタイプの出力回路に関する。
スタを使用したソースタイプの出力回路に関する。
従来、出力素子にＮチャネル電界効果トランジスタを
使用したソースタイプの出力回路の一例を第３図に示
す。図において、１はＮチャネル電界効果トランジスタ
で構成される出力素子であり、この出力素子１のゲート
に、コントロール信号のオン，オフ信号に対応した信号
を出力するゲートドライブ回路４を接続している。ま
た、出力素子１のドレインは正電源VDDに接続し、ソー
スは出力端子６に接続している。
使用したソースタイプの出力回路の一例を第３図に示
す。図において、１はＮチャネル電界効果トランジスタ
で構成される出力素子であり、この出力素子１のゲート
に、コントロール信号のオン，オフ信号に対応した信号
を出力するゲートドライブ回路４を接続している。ま
た、出力素子１のドレインは正電源VDDに接続し、ソー
スは出力端子６に接続している。
前記ゲートドライブ回路４の出力波形は、第４図に示
すように、コントロール信号がオフのときはGND電位（0
V）となり、コントロール信号がオンのときはVDD電位
ａ、またはチャージポンプ内蔵の場合にはVDD＋V1電位
ｂとなっている。
すように、コントロール信号がオフのときはGND電位（0
V）となり、コントロール信号がオンのときはVDD電位
ａ、またはチャージポンプ内蔵の場合にはVDD＋V1電位
ｂとなっている。
したがって、ゲートドライブ回路４がGND電位のとき
には出力素子１はオフとなり、ゲートドライブ回路４が
VDDまたはVDD＋V1のときには出力素子１はオンとなり、
それぞれ出力端子６に出力される。
には出力素子１はオフとなり、ゲートドライブ回路４が
VDDまたはVDD＋V1のときには出力素子１はオンとなり、
それぞれ出力端子６に出力される。
上述した従来の出力回路は、出力トランジスタがオフ
のときのゲート電圧はGND電位（0V）になっている。こ
のため、出力オフの状態のときに出力端子６に負の電圧
が印加された場合、相対的にゲート電圧が正となって出
力素子１がオンとなってしまい、出力端子６にVDDが出
力されてしまうという問題がある。
のときのゲート電圧はGND電位（0V）になっている。こ
のため、出力オフの状態のときに出力端子６に負の電圧
が印加された場合、相対的にゲート電圧が正となって出
力素子１がオンとなってしまい、出力端子６にVDDが出
力されてしまうという問題がある。
本発明の目的は、出力素子がオフのときに出力端子の
電位に影響を受けることがない半導体出力回路を提供す
ることにある。
電位に影響を受けることがない半導体出力回路を提供す
ることにある。
本発明の半導体出力回路は、ゲート電極にコントロー
ル信号を入力し、一方の電極に出力端子を接続し、他方
の電極に電源を接続した出力素子として電界効果トラン
ジスタを有し、さらに出力素子が出力オフ状態となった
ときに出力素子のゲート電極と前記一方の電極との間を
接続し、前記出力素子が出力オン状態となったときに出
力素子のゲート電極と前記一方の電極との間を開放する
手段を有している。この出力素子はＮチャネル電界効果
トランジスタで構成され、かつ前記した接続または開放
する手段として、前記出力素子のゲートとソースとの間
に接続された第１の制御トランジスタと、この第１の制
御トランジスタのゲートと電源との間に接続されて前記
コントロール信号によってオン，オフされる第２の制御
トランジスタとを備える構成とされる。また、第１の制
御トランジスタをＮチャネルトランジスタで構成してそ
のドレイン、ソースを前記出力素子のゲート・ソース間
に接続し、第２の制御トランジスタをＰチャネルトラン
ジスタで構成してそのゲート、ドレイン、ソースをそれ
ぞれコントロール信号、正電源、第１の制御トランジス
タのゲートにそれぞれ接続している。
ル信号を入力し、一方の電極に出力端子を接続し、他方
の電極に電源を接続した出力素子として電界効果トラン
ジスタを有し、さらに出力素子が出力オフ状態となった
ときに出力素子のゲート電極と前記一方の電極との間を
接続し、前記出力素子が出力オン状態となったときに出
力素子のゲート電極と前記一方の電極との間を開放する
手段を有している。この出力素子はＮチャネル電界効果
トランジスタで構成され、かつ前記した接続または開放
する手段として、前記出力素子のゲートとソースとの間
に接続された第１の制御トランジスタと、この第１の制
御トランジスタのゲートと電源との間に接続されて前記
コントロール信号によってオン，オフされる第２の制御
トランジスタとを備える構成とされる。また、第１の制
御トランジスタをＮチャネルトランジスタで構成してそ
のドレイン、ソースを前記出力素子のゲート・ソース間
に接続し、第２の制御トランジスタをＰチャネルトラン
ジスタで構成してそのゲート、ドレイン、ソースをそれ
ぞれコントロール信号、正電源、第１の制御トランジス
タのゲートにそれぞれ接続している。
また、出力素子のゲートには、コントロール信号によ
って出力素子を駆動するゲートドライブ回路を接続して
おり、このゲートドライブ回路と出力素子のゲートとの
間に抵抗またはダイオードを接続することが好ましい。
って出力素子を駆動するゲートドライブ回路を接続して
おり、このゲートドライブ回路と出力素子のゲートとの
間に抵抗またはダイオードを接続することが好ましい。
本発明によれば、出力素子がオフされているときに
は、コントロール信号により第２の制御トランジスタが
オンとなり、第１の制御トランジスタがオンとなって出
力素子のゲート，ソースを短絡し、ソース電位が負電位
になったときに出力素子がオンされることを防止する。
は、コントロール信号により第２の制御トランジスタが
オンとなり、第１の制御トランジスタがオンとなって出
力素子のゲート，ソースを短絡し、ソース電位が負電位
になったときに出力素子がオンされることを防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図におい
て、１はＮチャネル電界効果トランジスタからなる出力
素子、４はコントロール信号によって出力素子１のゲー
ト電圧を制御するゲートドライブ回路である。出力素子
１のゲートはゲートドライブ回路４に接続され、ドレイ
ンは正電源VDDに接続され、ソースは出力端子６に接続
されている。
て、１はＮチャネル電界効果トランジスタからなる出力
素子、４はコントロール信号によって出力素子１のゲー
ト電圧を制御するゲートドライブ回路である。出力素子
１のゲートはゲートドライブ回路４に接続され、ドレイ
ンは正電源VDDに接続され、ソースは出力端子６に接続
されている。
また、前記出力素子１のゲートとソースとの間には、
第１の制御トランジスタとしてのＮチャネルトランジス
タ２のソース，ドレインを接続している。このＮチャネ
ルトランジスタ２のゲートは抵抗５を介してソースに接
続し、かつ第２の制御トランジスタとしてのＰチャネル
トランジスタ３のソースに接続している。このＰチャネ
ルトランジスタ３はゲートにコントロール信号を入力さ
せ、かつドレインを正電源VDDに接続している。
第１の制御トランジスタとしてのＮチャネルトランジス
タ２のソース，ドレインを接続している。このＮチャネ
ルトランジスタ２のゲートは抵抗５を介してソースに接
続し、かつ第２の制御トランジスタとしてのＰチャネル
トランジスタ３のソースに接続している。このＰチャネ
ルトランジスタ３はゲートにコントロール信号を入力さ
せ、かつドレインを正電源VDDに接続している。
この構成によれば、コントロール信号が“1"のときゲ
ートドライブ回路４からの出力により出力素子１がオン
し、出力がオンとなる。また、コントロール信号が“0"
のとき出力素子１がオフし、出力がオフとなる。
ートドライブ回路４からの出力により出力素子１がオン
し、出力がオンとなる。また、コントロール信号が“0"
のとき出力素子１がオフし、出力がオフとなる。
このとき、コントロール信号が“1"のときＰチャネル
トランジスタ３はオフとなり、Ｎチャネルトランジスタ
２はゲート，ソース間の抵抗５によりオフしている。こ
のため、これら両トランジスタ2,3による回路が出力回
路の動作に影響を与えることはない。
トランジスタ３はオフとなり、Ｎチャネルトランジスタ
２はゲート，ソース間の抵抗５によりオフしている。こ
のため、これら両トランジスタ2,3による回路が出力回
路の動作に影響を与えることはない。
一方、コントロール信号が“0"のとき、Ｐチャネルト
ランジスタ３はコントロール信号がゲートに加えられる
ためオンされる。このため、ソース，ドレインを通して
正電源VDDがＮチャネルトランジスタ２のゲートに加え
られ、ゲート電位は充分高い電位に引き上げられる。こ
のため、出力端子６の電位がＮチャネルトランジスタ２
のゲート電位よりもそのスレッショルド電圧分低い電位
以下になれば、Ｎチャネルトランジスタ２がオンされ
る。これにより、出力素子１のゲート，ソース間が短絡
される。したがって、出力端子６が負の電位になっても
出力素子１がオンになることはなく、出力端子６に正電
源VDDが出力されることはない。
ランジスタ３はコントロール信号がゲートに加えられる
ためオンされる。このため、ソース，ドレインを通して
正電源VDDがＮチャネルトランジスタ２のゲートに加え
られ、ゲート電位は充分高い電位に引き上げられる。こ
のため、出力端子６の電位がＮチャネルトランジスタ２
のゲート電位よりもそのスレッショルド電圧分低い電位
以下になれば、Ｎチャネルトランジスタ２がオンされ
る。これにより、出力素子１のゲート，ソース間が短絡
される。したがって、出力端子６が負の電位になっても
出力素子１がオンになることはなく、出力端子６に正電
源VDDが出力されることはない。
第２図は本発明の他の実施例の回路図であり、第１図
の実施例と同一部分には同一符号を付してある。この実
施例では、第１の実施例における出力素子１とゲートド
ライブ回路４との間に抵抗７を介挿している。
の実施例と同一部分には同一符号を付してある。この実
施例では、第１の実施例における出力素子１とゲートド
ライブ回路４との間に抵抗７を介挿している。
すなわち、出力オフ時のゲートドライブ回路４の出力
はGND電位（0V）になっており、このゲートドライブ回
路４の出力部がGNDに対して寄生特性をもっている場
合、出力素子１のゲート電位が負にならないため抵抗７
を介挿している。また、この抵抗７は出力オフ時に出力
端子９に正の電位が印加された場合にゲートドライブ回
路を保護する上でも有効である。
はGND電位（0V）になっており、このゲートドライブ回
路４の出力部がGNDに対して寄生特性をもっている場
合、出力素子１のゲート電位が負にならないため抵抗７
を介挿している。また、この抵抗７は出力オフ時に出力
端子９に正の電位が印加された場合にゲートドライブ回
路を保護する上でも有効である。
なお、抵抗７は同様の働きを得る意味では、ダイオー
ドに代えてもよい。
ドに代えてもよい。
以上説明したように本発明は、出力素子としての電界
効果トランジスタのゲート電極にコントロール信号を入
力し、一方の電極に出力端子を接続し、他方の電極に電
源を接続し、さらにコントロール信号の論理レベルによ
り、出力素子が出力オフ状態となったときに出力素子の
ゲート電極と前記一方の電極との間を接続し、前記出力
素子が出力オン状態となったときに出力素子のゲート電
極と前記一方の電極との間を開放する手段を有している
ので、出力素子がオフされているときには出力素子のゲ
ート、ソースを短絡することになり、出力端子が負電位
になったときにも出力素子がオンされることを防止する
ことができる効果がある。
効果トランジスタのゲート電極にコントロール信号を入
力し、一方の電極に出力端子を接続し、他方の電極に電
源を接続し、さらにコントロール信号の論理レベルによ
り、出力素子が出力オフ状態となったときに出力素子の
ゲート電極と前記一方の電極との間を接続し、前記出力
素子が出力オン状態となったときに出力素子のゲート電
極と前記一方の電極との間を開放する手段を有している
ので、出力素子がオフされているときには出力素子のゲ
ート、ソースを短絡することになり、出力端子が負電位
になったときにも出力素子がオンされることを防止する
ことができる効果がある。
第１図は本発明の半導体出力回路の一実施例の回路図、
第２図は本発明の他の実施例の回路図、第３図は従来の
出力回路の回路図、第４図はゲートドライブ回路の出力
波形図である。 １……出力素子（Ｎチャネル電界効果トランジスタ）,2
……Ｎチャネルトランジスタ（第１の制御トランジス
タ）、３……Ｐチャネルトランジスタ（第２の制御トラ
ンジスタ）、４……ゲートドライブ回路、５……抵抗、
６……出力端子、７……抵抗。
第２図は本発明の他の実施例の回路図、第３図は従来の
出力回路の回路図、第４図はゲートドライブ回路の出力
波形図である。 １……出力素子（Ｎチャネル電界効果トランジスタ）,2
……Ｎチャネルトランジスタ（第１の制御トランジス
タ）、３……Ｐチャネルトランジスタ（第２の制御トラ
ンジスタ）、４……ゲートドライブ回路、５……抵抗、
６……出力端子、７……抵抗。
Claims (5)
- 【請求項１】ゲート電極にコントロール信号を入力し、
一方の電極に出力端子を接続し、他方の電極に電源を接
続した出力素子として電界効果トランジスタを有する出
力回路において、コントロール信号の論理レベルによ
り、前記出力素子が出力オフ状態となったときに出力素
子のゲート電極と前記一方の電極との間を接続し、前記
出力素子が出力オン状態となったときに出力素子のゲー
ト電極と前記一方の電極との間を開放する手段を有する
ことを特徴とする半導体出力回路。 - 【請求項２】前記出力素子としてＮチャネル電界効果ト
ランジスタを有し、前記ゲート電極と一方の電極との間
を接続または開放する手段として、前記出力素子のゲー
トとソースとの間に接続された第１の制御トランジスタ
と、この第１の制御トランジスタのゲートと電源との間
に接続されて前記コントロール信号によってオン，オフ
される第２の制御トランジスタとを備える特許請求の範
囲第１項記載の半導体出力回路。 - 【請求項３】前記第１の制御トランジスタをＮチャネル
トランジスタで構成してそのドレイン、ソースを前記出
力素子のゲート・ソース間に接続し、第２の制御トラン
ジスタをＰチャネルトランジスタで構成してそのゲー
ト、ドレイン、ソースをそれぞれコントロール信号、正
電源、第１の制御トランジスタのゲートにそれぞれ接続
してなる特許請求の範囲第２項記載の半導体出力回路。 - 【請求項４】前記第１の制御トランジスタのゲート・ソ
ース間に抵抗を接続してなる特許請求の範囲第３項の半
導体出力回路。 - 【請求項５】出力素子のゲートには、コントロール信号
によって出力素子を駆動するゲートドライブ回路を接続
し、このゲートドライブ回路と出力素子のゲートとの間
に抵抗またはダイオードを接続してなる特許請求の範囲
第１、２、３、４項に記載の半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046059A JP2646786B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046059A JP2646786B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248619A JPH03248619A (ja) | 1991-11-06 |
| JP2646786B2 true JP2646786B2 (ja) | 1997-08-27 |
Family
ID=12736443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046059A Expired - Fee Related JP2646786B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646786B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073385A2 (en) | 2007-12-21 | 2009-06-24 | NEC Electronics Corporation | Semiconductor output circuit for controlling power supply to a load |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290221A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | 半導体出力回路の消費電力低減回路 |
| JP5226474B2 (ja) * | 2007-12-21 | 2013-07-03 | ルネサスエレクトロニクス株式会社 | 半導体出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119531A (en) * | 1980-02-26 | 1981-09-19 | Fujitsu Ltd | Level converting circuit |
| US4691129A (en) * | 1986-03-19 | 1987-09-01 | Siemens Aktiengesellschaft | Drive circuit for a power MOSFET with source-side load |
-
1990
- 1990-02-27 JP JP2046059A patent/JP2646786B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2073385A2 (en) | 2007-12-21 | 2009-06-24 | NEC Electronics Corporation | Semiconductor output circuit for controlling power supply to a load |
| US7834669B2 (en) | 2007-12-21 | 2010-11-16 | Nec Electronics Corporation | Semiconductor output circuit for controlling power supply to a load |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248619A (ja) | 1991-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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