KR100323193B1 - 파워온리세트회로 - Google Patents

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KR100323193B1
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사와무라 시코
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
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Abstract

본 발명의 파워 온 리세트회로는 전원전압 감지회로, 콘덴서 방전회로 및 출력회로로 구성되고, 전원전압 감지회로, 콘덴서 충전회로 및 출력회로와 같은 소자의 내부구조는 다양한 변형을 갖지만, 파워 온 리세트회로의 기본 개념은 전원전압이 일정한 레벨로 증가될 때까지 콘덴서를 충전하는 시간을 지연시키는 것에 근거한다.

Description

파워 온 리세트회로
본 발명은 집적회로에 사용할 수 있는 파워 온 리세트회로에 적용할 수 있는 개량에 관한 것이다. 특히, 본 발명은 전원 전압의 증가속도가 작더라도, 실패하는 일없이 원 샷 펄스(one shot pulse)를 발생하는 파워 온 리세트회로의 회로구성을 간단하게 하고, 그것에 의해 필요한 전력소비를 감소시키기 위해 개발된 개량에 관한 것이다.
파워 온 리세트회로는 회로를 구성하는 모든 전기소자를 그 회로의 전원이 온되었다는 것을 나타내는 신호에 응답하여, 초기의 위치로 복귀시키기 위해, 원 샷 펄스를 발생하는 회로로서 규정되어 있다.
종래에 이용할 수 있는 파워 온 리세트회로는 충전용콘덴서와, 저항 또는 정전류원으로 구성되는 콘덴서를 충전하는 회로를 구비하고, 전원이 온되었다는 것을 나타내는 신호에 응답하여, 원 샷 펄스를 발생한다. 상술한 것과 같은 파워 온 리세트회로에서, 전원전압이 정격 전압에 도달하는데 필요한 기간은 콘덴서가 정격 전압까지 충전되는데 필요한 기간보다 긴 경우가 몇 번 있다. 그러한 경우에, 원 샷 펄스 또는 파워 온 리세트신호는 발생되지 않는다.
이 문제에 대처하는 기술로서는, 예컨대 특개소 63-246919호 공보, 특개평 4-72912호 공보, 및/또는 특개평 6-196989호 공보에 기술된 것이 있다.
특개소 63-246919에 개시된 파워 온 리세트회로 또는 이 출원에 첨부된 도 1에 나타낸 파워 온 리세트회로는 전원전압의 인가와 동시에 세트되는 플립플롭과, 전원전압이 소정의 전압값에 도달된 시점에서 소정의 지연 후에, 그 플립플롭을 세트하는 전원전압을 인가하는 회로를 구비하고 있다.
특히, 이 명세서에 첨부된 도 1에 나타낸 특개소 63-246919의 파워 온 리세트회로는 2개의 인버터(2a, 2b)로 구성되어, 전원전압의 상승을 검지하여 유지하는 플립플롭(2)과, 해당 플립플롭(2)에 접속된 콘덴서(3)와, MOS 트랜지스터(4)와, 전원전압 검지회로(10)를 갖는다. 그 전원전압 검지회로(10)는 플립플롭(2)의 출력단자에 접속된 2단의 인버터(11, 12) 및 복수의 MOS 다이오드(13)로 구성된 MOS 다이오드 어레이(14)와, 콘덴서(15)와, MOS 트랜지스터(16)를 구비한다.
특개소 63-246919에 나타낸 파워 온 리세트회로는 콘덴서, 저항, 및 인버터를 갖는 일반적인 파워 온 리세트회로이고, 또 보조회로가 플립플롭회로(2)를 리세트하기 위한 신호를 강제적으로 발생시키기 위해 병렬로 일반적인 파워 온 리세트회로에 접속되기 때문에, 특개소 63-246919에 나타낸 파워 온 리세트회로의 구성은 상당히 복잡하다.
특개평 7-72912에 개시된 파워 온 리세트회로 또는 본 출원에 첨부된 도 2에 나타낸 파워 온 리세트회로는 전원전입이 소정의 전압까지 도달했는지 아닌지의 여부를 검지하는 전원전압 검지회로(20)와, 전원전압 검지회로(20)의 출력신호를 지연시키는 지연회로(30)와, 파형 정형회로(40)로 구성되어 있다.
특히, 전원전압 검지회로(20)는 전원 Vcc와 접지 사이에 직렬로 접속된 저항 (21)과, 병렬로 접속된 N채널형 MOS 다이오드(22)와, 직렬로 접속된 저항(23, 24)을 갖는다. 해당 저항(21)과 병렬로 접속된 MOS 다이오드(22)의 접속점을 N1이라고 칭한다. 저항(23)과 저항(24)의 접속점 N2에는, 전원전압으로 동작하도록 설계된 인버터(25)와, n채널형 MOS 트랜지스터(26)의 소스가 접속되어 있다. 인버터(25)는 p채널형 MOS FET(25a)와 n채널형 MOS FET(25b)로 구성되어 있다. n채널형 MOS FET(26)의 게이트는 인버터(25)의 출력단자에 접속되고, n채널형 MOS FET(26)의 드레인은 접지에 접속되어 있다.
지연회로(30)는 인버터(25)의 출력단자에 소스가 접속됨과 동시에 게이트가 전원전위 Vcc에 접속된 n채널형 MOS FET(31)와, n채널형 MOS FET(31)의 드레인과 접지 사이에 접속된 콘덴서(32)로 구성되어 있다. 파형 정형회로(40)는 n채널형 MOS FET(31)과 콘덴서(32)의 접속점(N3)에 입력단자가 접속된 인버터(41)와, 전원전위(Vcc)와 접속점(N3) 사이에 접속됨과 동시에, 해당 인버터(41)의 출력단자에 게이트가 접속된 p채널형 MOS FET(42)를 구비하고 있다.
특개평 4-72912에 개시된 파워 온 리세트회로는, 저항(21 ,23 ,24)에 의해Vcc단자와 접지단자 사이에 인가된 전압을 분할하는 구성이며, 원 샷 펄스를 발생한 후에도, 저항(21, 23, 24)에 전류가 계속해서 흐른다. 이것은 특개평 4-72912에 개시된 파워 온 리세트회로가 소비전류를 최저로 할 수 없다고 하는 결점을 갖는다는 것을 의미한다.
특개평 6-196989에 개시된 파워 온 리세트회로 또는 이 출원에 첨부된 도 3에 나타낸 파워 온 리세트회로는 Vdd와 접지 사이에 직렬로 접속된 p채널 인핸스먼트형 FET(51)와, 전압제어부(52)를 구비하고 있다. 전압제어부(52)는 소스가 p채널 인핸스먼트형 FET(51)의 드레인에 접속된 n채널 디플리션형 FET(52a)와, 해당 n채녈 디플리션형 FET(52a)의 게이트 및 소스에 게이트 및 드레인이 접속된 n채널 인핸스먼트형 FET(52b)로 구성되어 있다. n채널 인핸스먼트형 FET(52b)의 소스는 접지에 접속되어 있다.
전압제어회로(52)의 출력단자에는, n채널 인핸스먼트형 FET(54)의 드레인과 펄스생성부(53)가 접속되어 있다. n채널 인핸스먼트형 FET(54)의 소스는 접지되어 있다. 펄스생성부(53)는 Vdd에 소스가 접속된 p채널 인핸스먼트형 FET(53a)와, 해당 p채널 인핸스먼트형 FET(53a)의 드레인과 접지전위 사이에 접속된 콘덴서(53b)와, p채널 인핸스먼트형 FET(53a)의 드레인 및 콘덴서(53b)의 접속점에 접속된 인버터 (53c)를 구비하고 있다.
인버터(53c)의 출력단자는 특개평 6-196989에 개시된 파워 온 리세트회로의 출력단자이고, p채널 인핸스먼트형 FET(51)의 게이트와 n채널 인핸스먼트형 FET(54)의 게이트에 출력단자가 접속된 인버터(55)에 접속되어 있다.
특개평 6-196989에 개시된 파워 온 리세트회로에서, 펄스생성부(53)로 원 샷 펄스를 출력한 후에, 소비전력을 0으로 하기 위해서, 인버터(55)를 설치해야 한다.
전원전압의 증가속도가 작더라도, 실패하는 일없이 원 샷 펄스를 발생하는 종래에 이용가능한 파워 온 리세트회로가 특히, 회로구성, 전력소비 등의 관점에서, 상기에 부가된 요구사항을 충분히 만족시킬 수 없다는 것은 종래의 설명으로부터 명백해졌다.
따라서, 본 발명의 목적은 전원전압의 증가속도가 작더라도, 실패하는 일없이 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 회로의 전원이 온된 후에 바로 원 샷 펄스가 한 번 발생된 후의 기간동안 전력소비가 최저인 복수의 파워 온 리세트회로를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 파워 온 리세트회로는 일반적으로 전원전압 검지회로, 콘덴서 충전회로, 및 출력회로로 구성되고, 전원전압 검지회로, 콘덴서 충전회로, 및 출력회로와 같은 구성소자의 내구구조는 다양한 변형을 갖지만, 파워 온 리세트회로의 기본 개념은 전원전압이 일정한 레벨로 증가될 때까지 콘덴서를 충전하는 시간을 지연시키는 것에 근거한다.
특히, 본 발명의 일 실시예에 따른 파워 온 리세트회로는,
전원과 접지 사이에 접속되고, 전원전압이 제 1 한계치이상일 때에 온되어 전류로로서 작용하고, 제 1 노드에서 검지전압을 나타내는 전압검지수단, 및 귀환전압에 근거하여 온/오프소자로서 작용하여 오프상태시에 전류로를 차단하는 전류 차단수단을 더 구비하여, 상기 전류 차단수단이 온상태일 때에 전원전압의 온상태를 검지하는 전원전압 검지회로와,
상기 전원과 제 2 노드 사이에 접속되고, 상기 검지전압에 응답하여 온되는 전류 도통수단, 상기 제 2 노드와 접지 사이에 접속되고, 상기 전류 도통수단를 통해 시정수에 의해 결정된 충전속도로 충전되는 콘덴서, 및 상기 전원전압이 제 2 한계치이하일 때에 온되어 상기 콘덴서를 방전시키는 방전수단을 더 구비한 콘덴서 충전회로와,
상기 전원에 의해 구동되고, 상기 제 2 노드의 전압과 제 3 한계치를 비교하며, 상기 비교결과에 대응하는 논리레벨을 출력하는 출력회로로 구성되고,
상기 귀환전압은 상기 제 2 노드의 전압인 것을 특징으로 한다.
상기 제 1 실시예에 따른 파워 온 리세트회로에서,
상기 전류 차단수단은 상기 전원전위에 접속된 제 1 전류 도통전극, 상기 제 1 노드에 접속된 제 2 전류 도통전극, 및 상기 귀환전압을 입력하여 제 1 전류 도통전극과 제 2 전류 도통전극 사이의 온/오프 상태를 제어하는 제 1 제어전극을 구비하는 제 1 FET이고,
상기 전압검지수단은 상기 제 1 노드와 접지 사이에 접속되어, 상기 제 1 노드의 전압이 제 4 한계치이상일 때 온되는 복수의 정류소자이며,
상기 전류 도통수단은 전원에 접속된 제 3 전류 도통전극과, 제 2 노드에 접속된 제 4 전류 도통전극과, 상기 제 1 노드에 접속되고, 상기 검지전압에 근거하여 상기 제 3 전류 도통전극 및 제 4 전류 도통전극을 접속하는 전류로의 온/오프를 제어하는 제 2 제어전극을 구비하는 제 2 FET이고,
상기 방전수단은 상기 제 2 노드에 접속된 제 5 전류 도통전극과, 접지에 접속된 제 6 전류 도통전극과, 상기 전원에 접속되어 해당 제 5 전류 도통전극 및 제 6 전류 도통전극을 접속하는 상기 전류로의 온/오프를 제어하는 제 3 제어전극을 더 구비하고,
제 3 FET는 상기 전원전압이 제 5 한계치이하일 때 온되는 것을 특징으로 한다.
상기 제 2 실시예에 따른 파워 온 리세트회로는, 상기 제 2 FET와 직렬로 접속되고, 온상태일 때에 상기 제 2 FET의 온저항을 증가시키며, 상기 전원과 상기 제 2 노드 사이에 접속되는 정류소자 또는 저항을 더 구비한 것을 특징으로 한다.
다른 실시예에 따른 파워 온 리세트회로는,
전원과 출력노드 사이에 직렬로 접속되고, 상기 전원전압과 접지전위 사이의 전위차가 제 6 한계치이상일 때에 온되는 전압검지회로와,
상기 출력노드와 접지 사이에 접속되고, 상기 전압검지회로 내에 흐르는 전류로 시정수에 따라 충전되어 상기 출력노드의 전압을 설정하는 콘덴서, 및 상기 전원전압이 제 7 한계치이하일 때에 상기 콘덴서를 방전시키는 방전수단을 더 구비한 콘덴서 충전회로와,
상기 전원에 의해 구동되고, 상기 제 2 노드의 전압과 제 8 한계치를 비교하여, 상기 비교결과에 대응하는 논리레벨을 출력하는 출력회로를 구비한 것을 특징으로 한다.
상기 제 2 실시예에 따른 파워 온 리세트회로에서,
상기 전압검지회로는 상기 전원과 제 1 출력노드 사이에 직렬로 접속되고, 상기 제 1 출력노드와 상기 전원 사이의 전압차가 제 9 한계치이상으로 되었을 때에 온되는 복수의 정류소자이고,
상기 방전수단은 상기 출력노드에 접속된 제 1 전류 도통전극과, 상기 접지에 접속된 제 2 전류 도통전극과, 상기 전원에 접속되어 상기 제 1 전류 도통전극 및 상기 제 2 전류 도통전극을 접속하는 전류로의 온/오프를 제어하는 제어전극과, 상기 전원전압이 제 10 한계치이하일 때 온되는 FET를 더 구비한 것을 특징으로 한다.
본 발명의 다양한 특징 및 이점은 첨부도면을 참조하면서 다음의 상세한 설명으로부터 보다 쉽게 이해할 수 있을 것이다.
도 1은 특개소 63-246919에 개시된 파워 온 리세트회로의 회로도,
도 2는 특개평 4-72912에 개시된 파워 온 리세트회로의 회로도,
도 3은 특개평 6-196989에 개시된 파워 온 리세트회로의 회로도,
도 4는 본 발명의 제 1 실시예에 따른 파워 온 리세트회로의 회로도,
도 5a, 5b, 5c 및 5d는 본 발명의 제 1 실시예에 따른 파워 온 리세트회로의 타이밍챠트,
도 6은 본 발명의 제 2 실시예에 따른 파워 온 리세트회로의 회로도,
도 7a, 도 7b, 도 7c 및 도 7d는 본 발명의 제 2 실시예에 따른 파워 온 리 세트회로의 타이밍챠트,
도 8은 본 발명의 제 3 실시예에 따른 파워 온 리세트회로의 회로도,
도 9a, 도 9b, 도 9c는 본 발명의 제 3 실시예에 따른 파워 온 리세트회로의 타이밍챠트,
도 10은 본 발명의 제 4 실시예에 따른 파워 온 리세트회로의 회로도,
도 11a, 11b 및 도 11c는 본 발명의 제 4 실시예에 따른 파워 온 리세트회로 의 타이밍챠트,
도 12는 본 발명의 제 5 실시예에 따른 파워 온 리세트회로의 회로도,
도 13은 본 발명의 제 6 실시예에 따른 파워 온 리세트회로의 회로도,
도 14는 본 발명의 제 7 실시예에 따른 파워 온 리세트회로의 회로도,
도 15는 본 발명의 제 8 실시예에 따른 파워 온 리세트회로의 회로도.
<도면의 주요부분에 대한 부호의 설명>
60,80 : 전원전압 검지회로 61,81 : p채널 인핸스먼트 FET
70,90 : 콘덴서 충전회로 73,94 : 콘덴서
다음에, 도면을 참조하면서, 본 발명의 8개의 독립적인 실시예에 따른 파워 온 리세트회로에 대해서 상세히 설명한다.
제 1 실시예
파워 온 리세트회로는 전원전압 검지회로, 콘덴서 충전회로, 및 출력회로 또는 인버터로 구성되고, 출력회로 또는 인버터의 전원이 온된 후에 원 샷 펄스를 출력하기 시작하고, 전원전압 검지회로의 동작 다음에 오는 콘덴서 충전회로의 동작 다음에 원 샷 펄스를 출력하는 것을 중단함으로써, 회로구조가 간단하고, 전원전압이 느린 속도로 증가하더라도, 파워 온 리세트회로의 전원이 온된 후에 바로 원 샷 펄스가 발생된 후에는 어떠한 전력소비도 필요하지 않다.
도 4를 참조하면, 뵨 발명의 제 1 실시예에 따른 파워 온 리세트회로는 전원전압검지회로(60), 콘덴서 충전회로(70) 및 출력회로(75)로 구성된다.
전원전압 검지회로(60)는 제 1 전원전위 Vcc에 소스가 접속되어 전류 차단수단으로서 작용하는 p채널 인핸스먼트형 FET(61)와, p채널 인핸스먼트형 FET(61)의 드레인과 제 2 전원전압 또는 접지전위 사이에 직렬로 접속되어 정류소자로서 작용하는 p채널 인핸스먼트형 FET(62 및 63)로 구성된 전압감지수단을 구비하고 있다. 특히, p채널 인핸스먼트형 FET(61)의 드레인에는 p채널 인핸스먼트형 FET(62)의 소스가 접속되고, p채널 인핸스먼트형 FET(62)의 드레인은 p채널 인핸스먼트형 FET(63)의 소스에 접속됨과 동시에 해당 p채널 인핸스먼트형 FET(62)의 게이트에 접속되어 있다. p채널 인핸스먼트형 FET(63)의 게이트 및 드레인은 접지전위 접속되어 있다. p채널 인핸스먼트형 FET(61)의 드레인과 p채널 인핸스먼트형 FET(62)의 소스의 접속점인 제 1 접속노드(N60)는 전원전압 검지회로(60)의 출력단자이다.
콘덴서 충전회로(70)는 노드(N60)에 게이트가 접속됨과 동시에 전원전위 Vcc에 소스가 접속되어 전류 도통수단으로서 작용하는 p채널 인핸스먼트형 FET(71)와, 게이트가 Vcc에 접속되고, p채널 인핸스먼트형 FET(71)의 드레인에 소스가 접속되며, 드레인이 접지에 접속된 방전수단으로서 작용하는 p채널 인핸스먼트형 FET(72)와, 1개의 단자가 p채널 인핸스먼트형 FET(71)의 드레인에 접속되고, 다른 한 개의 단자는 접지에 접속되는 콘덴서(73)로 구성된다. p채널 인핸스먼트형 FET(71)의 드레인, p채널 인핸스먼트형 FET(72)의 소스 및 콘덴서(73)의 한 개의 단자의 접속점은 p채널 인핸스먼트형 FET(61)의 게이트와 Vcc에 의해 구동되는 인버터(75)의 입력단자를 접속하는 제 2 접속노드(N70)이다. 인버터(75)는 원 샷 펄스를 방출한다.
도 4 및 도 5a, 5b, 5c, 5d를 참조하면서, 본 발명의 제 1 실시예에 따른 파워 온 리세트회로의 동작에 대해서 설명한다.
콘덴서(73) 내부에 전하가 충전되고, Vcc가 오프되면, 콘덴서(73)에 충전된 전하를 방전하도록 p채널 인핸스먼트형 FET(72)가 온되고, 콘덴서(73)의 전압이 p채널 인핸스먼트형 FET(72)의 한계치 전압(Vt72)이하로 감소된 경우에는, p채널 인핸스먼트형 FET(72)가 오프된다. 노드(N70)의 전위는 콘덴서(73)의 전압 또는 p채널 인핸스먼트형 FET(72)의 한계치 전압(Vt72)으로 유지되고, 인버터(75)는 노드(N70)의 전위가 콘덴서(73)의 전압 또는 p채널 인핸스먼트형 FET(72)의 한계치 전압(Vt72)으로 유지되는 기간동안 LOW 입력신호를 계속해서 인가받는다. 따라서, 인버터(75)에 전원이 인가되면, 인버터는 HIGH 출력신호를 출력한다. Vcc가 OFF인 기간동안에는 인버터(75)에 전원이 인가되기 않기 때문에, 인버터는 Vcc가 온될 때까지 LOW 출력신호를 계속해서 출력한다.
p채널 인핸스먼트형 FET(61)의 게이트가 콘덴서(73)의 1개의 단자에 접속되기 때문에, p채널 인핸스먼트형 FET(61)의 게이트의 전위는 p채널 인핸스먼트형 FET(72)를 OFF 상태로 유지시키는데 충분하다.
도 5a를 참조하면, Vcc가 온된 경우에, Vcc의 전위는 점차 증가한다.
도 5b를 참조하면, 인버터(75)는 자신이 소유한 전원 또는 Vcc이 증가한 다음에 점차 증가하는 HIGH신호를 출력하기 시작한다. 이와 같이, 본 발명의 제 1 실시예에 따른 파워 온 리세트회로는 Vcc가 온될 때, 원 샷 펄스를 출력하기 시작한다.
도 5a를 다시 참조하면, Vcc가 p채널 인핸스먼트형 FET(72)의 한계치전압과 p채널 인핸스먼트형 FET(61)의 한계치전압의 합계 또는 (Vt72+Vt61)과 동일한 값으로 증가되었을 때, p채널 인핸스먼트형 FET(61)은 온상태로 된다. p채널 인핸스먼트형 FET(62)와 p채널 인핸스먼트형 FET(63)의 한계치전압(Vt62, Vt63)의 합계 또는 (Vt62+ Vt63)을, p채널 인핸스먼트형 FET(72)의 한계치전압과 p채널 인핸스먼트형 FET(61)의 한계치전압의 합계 또는 (Vt72+ Vt61)보다도 크게 설정하면, p채널 인핸스먼트형 FET(61)의 드레인의 전위는 한계치전압(Vt62, Vt63)의 합계 또는 (Vt62+ Vt63)에 대응하는 레벨로 클램프된다. 즉, p채널 인핸스먼트형 FET(62) 또는 p채널 인핸스먼트형 FET(63)의 어느 것도 온하지 않기 때문에, 노드(N60)의 전위는 Vcc의 값에 따라 증가하게 된다. 이 상태는 Vcc이 (Vt72+Vt61)이상으로 증가될 때부터 Vcc가 (Vt62+Vt63)이상으로 증가될 때까지의 기간동안 유지된다. 노드(N60)의 전위가 클램프되는 기간동안, p채널 인핸스먼트형 FET(71)의 게이트의 전위도 Vcc의 증가에 따라 계속해서 증가하여, 결과적으로 p채널 인핸스먼트형 FET(71)는 오프상태로 존재한다. 왜냐하면, 게이트의 전위가 소스의 전위와 동일하게 유지되기 때문이다.
도 5c를 참조하면, Vcc가 (Vt62+Vt63)의 레벨이상으로 증가되었을 때, p채널 인핸스먼트형 FET(62, 63)가 온하여 p채널 인핸스먼트형 FET(61)에 전류가 흐르게 된다. 그 결과, 노드(N60)의 전위는 전위레벨(Vcc-Vt62-Vt63)이상으로 증가하고, p채널 인핸스먼트형 FET(71)의 소스와 게이트 사이에는 전위레벨(Vcc-Vt62-Vt63)이 인가된다.
도 5d를 참조하면, Vcc이 전위레벨(Vt62+Vt63+Vt71)이상으로 증가되었을 때, p채널 인핸스먼트형 FET(71)가 온하여, 전류가 p채널 인핸스먼트형 FET(71)에 흐르고, 콘덴서(73)의 충전이 시작되어, 결과적으로 p채널 인핸스먼트형 FET(71)의 ON저항과 콘덴서(73)의 용량의 적 또는 (C73·R73)의 값에 의해 결정된 시정수에 의해 증가속도가 결정됨에 따라 노드(N70)의 전압이 증가한다.
도 5b를 참조하면, 노드(N70)의 전위레벨 또는 인버터(75)의 입력신호의 전위가 인버터(75)의 한계치전압이상으로 증가되었을 때, 인버터(75)의 출력값은 HIGH레벨에서 LOW레벨로 전환된다. 이 때, 본 발명의 제 1 실시예에 따른 파워 온 리세트회로는 원 샷 펄스를 줄력하는 것을 중단한다.
도 5b를 참조하면, 노드(N70)의 전위가 더 증가하고, p채널 인핸스먼트형 FET(61)의 게이트와 소스의 전위차가 p채널 인핸스먼트형 FET(61)의 한계치전압으로 감소되었을 때, p채널 인핸스먼트형 FET(61)는 오프되어, 전류를 흘리는 것을 중단한다.
도 5a 및 도 5b를 참조하면, p채널 인핸스먼트형 FET(61)가 오프되면 노드(N60)의 전위는 저하하고, 노드(N60)의 전위의 저하에 따라, p채널 인핸스먼트형 FET(71)도오프된다. 그 결과, 노드(N70)의 전위가 HIGH 레벨로 유지되어, 인버터로(75)는 LOW 레벨신호를 계속 출력한다.
원 샷 펄스가 발생된 후에는, 본 발명의 제 1 실시예에 따른 파워 온 리세트회로에 어떠한 전류도 흐르지 않기 때문에, 결과적으로 더 이상 어떠한 전력소비도 요구하지 않는다.
본 발명의 제 1 실시예에 따르면, 전원전압이 느린속도로 증가하더라도, 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 전원 Vcc가 온된 후에 바로 원 샷 펄스가 발생된 후에는 어떠한 전력소비도 요구하지 않는 파워 온 리세트회로를 성공적으로 제공할 수 있다는 것은 상기 설명으로부터 명백해졌다.
제 2 실시예
파워 온 리세트회로는 전원전압 감지회로, 커패시터 충전회로 및 출력회로 또는 인버터로 구성되고, 출력회로 또는 인버터의 전원이 온된 후에 원 샷 펄스를 출력하기 시작하며, 전원전압 감지회로의 동작 다음에 오는 콘덴서 충전회로의 동작 후에는 원 샷 펄스를 출력하는 것을 중단하기 때문에, 회로구성이 간단하고, 전원전압이 느린 속도로 증가하더라도, 파워 온 리세트회로의 전원이 온된 후 바로 원 샷 펄스가 발생된 후에는 어떠한 전력소비도 요구되지 않는다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로는 전원전압 검지회로(80), 콘덴서 충전회로(90) 및 출력회로(95)를 구비하고 있다.
전원전압 검지회로(80)는 Vcc에 소스가 접속되어 전류 차단수단으로서 작용하는 p채널 인핸스먼트형 FET(81)와, p채널 인핸스먼트형 FET(81)의 드레인에 소스가 접속되고, 게이트와 소스는 접지에 접속되어 있는 p채널 인핸스먼트형 FET(82)를 구비하고 있다. p채널 인핸스먼트형 FET(81)의 드레인과 p채널 인핸스먼트형 FET(82)의 소스의 접속점인 제 1 노드(N80)는 전원전압 감지회로(80)의 출력단자이다.
콘덴서 충전회로(90)는 Vcc에 소스가 접속되고, p채널 인핸스먼트형 FET(91)의 드레인에 게이트가 접속되어, 정류소자로서 작용하는 p채널 인핸스먼트형 FET(91)와, 노드(N80)에 게이트가 접속되고, p채널 인핸스먼트형 FET(91)의 드레인에 소스가 접속되어, 전류 도통수단으로서 작용하는 p채널 인핸스먼트형 FET(92)와, 게이트가 Vcc에 접속되고, 드레인이 접지에 접속되어, 방전수단으로서 작용하는 p채널 인핸스먼트형 FET(93)와, 1개의 단자가 p채널 인핸스먼트형 FET(92)의 드레인, p채널 인핸스먼트형 FET(93)의 소스, 및 p채널 인핸스먼트형 FET(81)의 게이트에 접속되고, 다른 단자가 접지에 접속된 콘덴서(94)를 구비하고 있다. 콘덴서(94)의 한 개의 단자, p채널 인핸스먼트형 FET(93)의 소스, 및 p채널 인핸스먼트형 FET(81)의 게이트의 접속점은 노드(N90)라고 칭하고, 노드(N90)는 콘덴서 충전회로(90)의 출력단자이다. 출력단자(95)는 노드(N90)로부터 입력신호가 입력된 인버터이고, Vcc에 의해 작동된다.
이하, 도 7a, 7b, 7c, 7d를 참조하면서, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로의 동작에 대해서 설명한다.
콘덴서(94) 내부에 전하가 충전되고, Vcc가 오프상태로 되면, p채널 인핸스먼트형FET(93)는 온상태로 되어 커패시터(94) 내에 저장된 전하를 방전하고, 콘덴서(94)의 전압이 p채널 인핸스먼트형 FET(93)의 한계치전압(Vt93)이하로 감소될 때는 p채널 인핸스먼트형 FET(93)가 오프상태로 된다. 노드(N90)의 전위는 p채널 인핸스먼트형 FET(93)의 한계치전압(Vt93) 또는 콘덴서(94)의 전압으로 유지되고, 인버터(95)는 노드(N90)의 전위가 p채널 인핸스먼트형 FET(93)의 한계치전압(Vt93) 또는 콘덴서 (94)의 전압으로 유지되는 기간동안, LOW 입력신호를 계속 인가받는다. 따라서, 인버터(95)는 전원이 인가되면, HIGH 출력신호를 출력한다. 인버터(95)는 Vcc가 OFF인 기간동안 전원을 인가받기 때문에, 인버터는 Vcc가 온될 때까지 LOW 출력신호를 계속 출력한다.
p채널 인핸스먼트형 FET(81)의 게이트가 콘덴서(94)의 1개의 단자에 접속되기 때문에, p채널 인핸스먼트형 FET(81)의 게이트의 전위는 p채널 인핸스먼트형 FET(93)를 OFF상태로 유지하는데 충분하다.
도 7a를 참조하면, Vcc가 온상태로 되면, Vcc의 전위는 점차 증가한다.
도 7b를 참조하면, 인버터(95)는 전원 또는 Vcc의 증가에 따라 점차 증가하는 HIGH신호를 출력하기 시작한다. 이와 같이, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로는 Vcc가 온될 때, 원 샷 펄스를 출력하기 시작한다.
도 7a 및 도 7c를 다시 참조하면, Vcc가 p채널 인핸스먼트형 FET(93)의 한계치전압과 p채널 인핸스먼트형 FET(81)의 한계치전압의 합계 또는 (Vt93+Vt81)과 같은 값이상으로 증가되었을 때, p채널 인핸스먼트형 FET(82)의 한계치전압이 충분히 작으면, p채널 인핸스먼트형 FET(81)는 온상태로 된다.
p채널 인핸스먼트형 FET(82)의 한계치전압(Vt82)을, p채널 인핸스먼트형 FET(93)의 한계치전압과 p채널 인핸스먼트형 FET(81)의 한계치전압의 합계 또는 (Vt93+ Vt81)보다도 크게 설정하면, p채널 인핸스먼트형 FET(81)의 드레인의 전위는 p채널 인핸스먼트형 FET(82)의 한계치전압(Vt82)으로 클램프된다. 즉, 노드(N80)의 전위도 p채널 인핸스먼트형 FET(82)의 한계치전압(Vt82)으로 클램프된다. 부가적으로, p채널 인핸스먼트형 FET(92)의 소스의 전위는 p채널 인핸스먼트형 FET(91)의 한계치전압으로 클램프된다.
도 7d를 참조하면, p채널 인핸스먼트형 FET(92)의 소스와 게이트의 전위차는 (Vcc-Vt91-Vt82)이다. 따라서, 값 (Vcc-Vt91-Vt82)가 p채널 인핸스먼트형 FET(92)의 한계치전압을 넘는 상태를 만족하는 값까지 Vcc가 증가되었을 때, p채널 인핸스먼트형 FET(92)가 온상태로 된다. 즉, Vcc가 (Vt92+Vt91+Vt82)까지 증가되었고, p채널 인핸스먼트형 FET(92)가 온상태로 되어, 콘덴서(94) 내에 전류가 흐르기 시작하여, 결과적으로 p채널 인핸스먼트형 FET(92)의 ON저항과 콘덴서(94)의 용량의 적 또는 (C94·R92)으로 결정된 시정수에 의해 증가 속도가 결정됨에 따라 노드(N90)의 전위가 증가하게 된다.
도 7b를 참조하면, 노드(N90)의 전위레벨 또는 인버터(95)의 입력신호의 전위가 인버터(95)의 한계치전압까지 증가되었을 때, 인버터(95)는 그것의 출력을 HIGH레벨에서 LOW레벨로 전환한다. 이 때, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로는 원 샷 펄스를 출력하는 것을 중단한다.
도 7b를 참조하면, 노드(N90)의 전위가 더 증가하여, p채널 인핸스먼트형 FET(81)의 게이트와 소스 사이의 전위차가 p채널 인핸스먼트형 FET(81)의 한계치전압으로 감소되면, p채널 인핸스먼트형 FET(81)가 오프상태로 되어, 콘덴서(94) 내에 전류가 흐르는 것이 중단된다.
도 7a 및 도 7b를 참조하면, p채널 인핸스먼트형 FET(81)가 오프상태로 됨으로써, 노드(N90)의 전위가 감소하게 된다. 이 노드의 전위의 감소에 따라, p채널 인핸스먼트형 FET(92)도 오프상태로 된다. 그 결과, 노드(N90)의 전위는 HIGH 레벨로 유지되어, 인버터(95)는 LOW 레벨신호를 계속 출력하게 된다.
원 샷 펄스가 발생된 후에는, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로에 전류가 전혀 흐르지 않기 때문에, 결과적으로 더 이상 어떤 전력소비도 요구하지 않는다.
본 발명의 제 2 실시예에 따르면, 전원전압이 느린 속도로 증가하더라도, 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 전원 Vcc가 온된 후에 바로 원 샷 펄스가 발생된 후에는 어떤 전력소비도 요구되지 않는 파워 온 리세트회로를 성공적으로 제공할 수 있다는 것은 상기 설명으로부터 분명해졌다.
또, 본 발명의 제 2 실시예에 따른 파워 온 리세트회로는 아래에 설명한 부가적인이점을 갖는다.
파워 온 리세트회로는 콘덴서의 용량을 증가시키는 일없이 제 1 실시예보다 긴 기간동안 원 샷 펄스를 발생할 수 있다.
Vcc와 p채널 인핸스먼트형 FET(92)의 소스 사이에 p채널 인핸스먼트형 FET(91)를 설치했기 때문에, p채널 인핸스먼트형 FET(92)이 비포화영역에서 동작하게 되어, 결과적으로 p채널 인핸스먼트형 FET(92)의 드레인과 소스에 흐르는 전류가 감소하게 된다. 이것에 의해 콘덴서(94)의 충전속도가 저하하게 된다. 따라서, 인버터 (95)의 한계치전압을, p채널 인핸스먼트형 FET(92)이 비포화영역에서 동작하는 전압보다도 높게 설정하면, 콘덴서의 용량을 증가시키는 일없이, 제 1 실시예보다 긴 기간동안 원 샷 펄스를 계속 발생할 수 있다.
제 3 실시예
파워 온 리세트회로는 전원전압 검지회로, 콘덴서 충전회로, 및 출력회로 또는 인버터로 구성되고, 출력회로 또는 인버터의 전원이 온된 후에 원 샷 펄스를 출력하기 시작하고, 전원전압 검지회로의 동작 다음에 오는 콘덴서 충전회로의 동작 후에 원 샷 펄스를 출력하는 것을 중단함으로써, 회로구성이 간단하고, 전원전압이 느린 속도로 증가하더라도, 파워 온 리세트회로의 전원이 온된 후에 바로 원 샷 펄스가 발생된 후에는 어떠한 전력소비도 요구되지 않는다.
도 8을 참조하면, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로는 전원전압 검지회로(100), 콘덴서 충전회로(110), 및 출력회로(115)로 구성되어 있다.
전원전압 검지회로(100)는 Vcc에 소스가 접속되고, p채널 인핸스먼트형 FET(101)의드레인에 게이트가 접속되어, 정류소자로서 작용하는 p채널 인핸스먼트형 FET(101)와, p채널 인핸스먼트형 FET(101)의 드레인에 소스가 접속되고, p채널 인핸스먼트형 FET(102)의 드레인에 게이트가 접속되어, 정류소자로서 작용하는 p채널 인핸스먼트형 FET(102)와, p채널 인핸스먼트형 FET(102)의 드레인에 소스가 접속되고, 게이트가 접지전위에 접속되며, 드레인이 노드(N100)에 접속된 p채널 인핸스먼트형 FET(103)로 구성되어 있다.
콘덴서 충전회로(110)는 노드(N100)에 1개의 단자가 접속되고, 접지에 다른 한 개의 단자가 접속된 콘덴서(111)와, 게이트가 Vcc에 접속되고, 소스가 노드(N100)에 접속되며, 드레인이 접지에 접속되어, 방전수단으로 작용하는 p채널 인핸스먼트형 FET(112)를 구비하고 있다.
출력회로(115) 또는 인버터(115)의 입력단자는 노드(N100)에 접속되어 노드(N100)의 전위의 반전신호를 출력한다. 인버터는 Vcc에 의해 구동된다.
다음에, 도 9a, 도 9b, 도 9c를 참조하면서, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로의 동작에 대해서 설명한다.
콘덴서(111) 내부에 전하가 충전되고, Vcc가 오프상태로 되면, p채널 인핸스먼트형 FET(112)가 온되어 콘덴서(111) 내에 저장된 전하를 방전하고, 콘덴서(111)의 전압이 p채널 인핸스먼트형 FET(112)의 한계치전압(Vt112)이하로 감소되었을 때는 p채널 인핸스먼트형 FET(112)가 오프상태로 된다. 노드(N100)의 전위는 p채널 인핸스먼트형FET(112)의 한계치전압(Vt112) 또는 콘덴서(111)의 전압으로 유지되고, 인버터(115)는 노드(N100)의 전위가 p채널 인핸스먼트형 FET(112)의 한계치전압(Vt112) 또는 콘덴서(111)의 전압으로 유지되는 기간동안, LOW 입력신호를 계속 인가받는다. 따라서, 인버터에 전원이 인가되면, 인버터는 HIGH 출력신호를 출력한다. Vcc가 OFF인 기간동안에는 인버터(115)에 전원이 인가되기 때문에, 인버터는 Vcc가 온될 때까지 LOW 출력신호를 계속 출력한다.
도 9a를 참조하면, Vcc가 온상태로 되면, Vcc의 전위는 점차 증가한다.
도 9b를 참조하면, 인버터(115)는 전원 또는 Vcc의 증가에 따라 점차 증가하는 HIGH 신호를 계속 출력한다. 이와 같이, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로는 Vcc가 온될 때, 원 샷 펄스를 계속 출력한다.
도 9c를 참조하면, Vcc가 (Vt101+Vt102+Vt103)까지 증가되었을 때, p채널 인핸스먼트형 FET(101, 102, 103)이 온되어 콘덴서(111)를 충전하기 시작하기 때문에, 결과적으로 p채널 인핸스먼트형 FET(112)의 ON저항과 콘덴서(111)의 용량의 적 또는(C111· R112)의 값에 의해 결정된 증가속도에 따라 노드(N100)의 전위레벨이 증가하게 된다.
도 9b를 참조하면, 노드(N100)의 전위레벨 또는 인버터(115)의 입력신호의 전위가 인버터(115)의 한계치전압까지 증가되었을 때, 인버터(115)의 출력은 HIGH 레벨에서 LOW 레벨로 전환된다. 이 때, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로는 원 샷 펄스를 출력하는 것을 중단한다.
도 9b를 참조하면, 노드(N100)의 전위가 더 증가하여, p채널 인핸스먼트형 FET(103)의 드레인의 전위가 증가함으로써, p채널 인핸스먼트형 FET(103)는 비포화영역에서 동작하게 된다. 최종적으로, p채널 인핸스먼트형 FET(103)가 오프상태로 되어 노드 (N90)의 전위가 HIGH 레벨로 유지되므로, 인버터(95)는 LOW 레벨신호를 계속 출력하게 된다.
원 샷 펄스가 발생된 후에는, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로에 전류가 전혀 흐르지 않기 때문에, 결과적으로 더 이상 어떤 전력소비도 요구하지 않는다.
본 발명의 제 3 실시예에 따르면, 전원전압이 느린 속도로 증가하더라도, 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 전원 Vcc가 온된 후에 바로 원 샷 펄스가 발생된 후에는 어떤 전력소비도 요구되지 않는 파워 온 리세트회로를 성공적으로 제공할 수 있다는 것은 상기 설명으로부터 분명해졌다.
비슷하게 본 발명의 제 2 실시예의 경우에, 원 샷 펄스의 기간이 연장될 수 있어, 본 발명의 제 3 실시예에 따른 파워 온 리세트회로는 보다 긴 원 샷 펄스가 요구되는 경우에 적당하다.
p채널 인핸스먼트형 FET(103)의 동작영역은 콘덴서(111)가 충전된 상태하에서, 포화영역에서 비포화영역으로 전환되어, 결과적으로 p채널 인핸스먼트형 FET(103) 내에 흐르는 소스-드레인 전류가 감소하게 된다. 이것에 의해 콘덴서(111)의 충전속도가 저하하게 된다. 따라서, 인버터(115)의 한계치전압을 p채널 인핸스먼트형FET(103)이 비포화영역에서 동작하는 전압보다 높게 설정해 주면, 콘덴서의 용량을 크게 하는 일없이 본 발명의 제 1 실시예보다 긴 기간동안 원 샷 펄스를 계속 발생시킬 수 있다.
게다가, 본 실시예에 사용된 FET의 수량은 제 1 또는 제 2 실시예보다 적다.
제 4 실시예
파워 온 리세트회로는 전원전압 검지회로, 콘덴서 충전회로, 및 출력회로 또는 인버터로 구성되고, 다른 실시예와 같이, 전원전압이 느린 속도로 증가하더라도, 원 샷 펄스를 발생하며, 여기서, p채널 인핸스먼트형 FET보다는 n채널 인핸스먼트형 FET이 사용되기 때문에, 원 샷 펄스는 HIGH-LOW-HIGH의 형태를 갖는다.
도 10을 참조하면, 본 발명의 제 4 실시예에 따른 파워 온 리세트회로는 전원전압 검지회로(120), 콘덴서 충전회로(130), 및 출력회로(135)로 구성되어 있다.
전원전압 검지회로(120)는 접지에 소스가 접속되고, n채널 인핸스먼트 FET(121)의 드레인에 게이트가 접속된 n채널 인핸스먼트 FET(121)와, n채널 인핸스먼트 FET(121)의 드레인에 소스가 접속되고, n채널 인핸스먼트 FET(122)의 드레인에 게이트가 접속된 n채널 인핸스먼트 FET(122)와, n채널 인핸스먼트 FET(122)의 드레인에 소스가 접속되고, Vcc에 게이트가 접속되며, 노드(N120)에 드레인이 접속된 n채널 인핸스먼트 FET(123)로 구성되어 있다.
콘덴서 충전회로(130)는 1개의 단자가 노드(N120)에 접속되고, Vcc에 다른 단자가 접속된 콘덴서(131)와, 게이트가 접지에 접속되고, 소스가 Vcc에 접속되며, 드레인이노드(N120)에 접속된 n채널 인핸스먼트 FET(132)로 구성되어 있다.
출력회로(135) 또는 인버터(135)의 입력단자는 노드(N120)에 접속되어 노드(N120)의 전위의 반전신호를 출력한다.
이 회로구조는 P웰을 갖는 반도체기판을 사용함으로써 쉽게 실현될 수 있다.
다음에, 도 11a, 11b, 11c를 참조하면서, 본 발명의 제 4 실시예에 따른 파워 온 리세트회로의 동작에 대해서 설명한다.
콘덴서(131) 내부에 전하가 충전되고, Vcc가 오프상태로 되면, n채널 인핸스먼트형 FET(132)가 온되어 콘덴서(131) 내에 저장된 전하를 방전하고, 콘덴서(131)의 전압이 n채널 인핸스먼트형 FET(132)의 한계치전압(Vt132)이하로 감소되었을 때는 n채널 인핸스먼트형 FET(132)가 오프상태로 된다. 노드(N120)의 전위는 n채널 인핸스먼트형 FET(132)의 한계치전압(Vt132) 또는 콘덴서(131)의 전압으로 유지되고, 인버터(135)는 노드(N120)의 전위가 n채널 인핸스먼트형 FET(132)의 한계치전압(Vt132) 또는 콘덴서(131)의 전압으로 유지되는 기간동안, LOW 입력신호를 계속 인가받는다. 따라서, 인버터에 전원이 인가되면, 인버터는 HIGH 출력신호를 출력한다. Vcc가 OFF인 기간동안에 인버터(135)에 전원이 인가되기 때문에, 인버터는 Vcc가 온될 때까지 LOW 출력신호를 계속 출력한다.
도 11a를 참조하면, Vcc가 온상태로 되면, Vcc의 전위는 점차 증가한다.
도 11b를 참조하면, 전원전압 감지회로(120)가 온될 때까지 콘덴서(131)가 충전되지 않기 때문에, 노드(N120)의 전위는 Vcc에 따라 증가한다. 노드(N120)의 전위가 여전히 인버터(135)의 한계치전압보다 작은 기간동안에, 인버터(135)는 HIGH 레벨출력을 출력한다. 노드(N120)의 전위가 인버터(135)의 한계치전압까지 증가되었을 때, 인버터(135)는 그것을 출력신호를 반전하여 LOW 레벨출력을 출력하기 시작한다. 이것은 본 발명의 제 4 실시예에 따른 파워 온 리세트회로에 의해 발생된 원 샷 펄스의 정면 에지이다.
도 11c를 참조하면, 노드(N120)의 전위(Vcc-Vt132)는 Vcc의 증가에 따라 증가한다. n채널 인핸스먼트형 FET(123)의 드레인 전위는 n채널 인핸스먼트형 FET(121, 122, 123)의 한계치전압(Vt121, Vt122, Vt123)의 합계까지 증가되었을 때, n채널 인핸스먼트형 FET(123)가 온상태로 되어 콘덴서(131)를 충전하기 시작하므로, 결과적으로 n채널 인핸스먼트형 FET(123)의 ON저항과 콘덴서(131)의 용량의 적 또는 (C131·R123)의 값으로 결정된 시정수에 의해 증가속도에 결정됨에 따라 노드(N120)의 전위가 감소하게 된다.
도 11b를 참조하면, 노드(N120)의 전위레벨 또는 인버터(135)의 입력신호의 전위가 인버터(135)의 한계치전압이하로 감소되었을 때, 인버터(115)의 출력은 LOW 레벨에서 HIGH 레벨로 전환된다. 이 때, 본 발명의 제 4 실시예에 따른 파워 온 리세트회로는 원 샷 펄스를 출력하는 것을 중단한다.
또, 노드(N120)의 전위가 더 감소하고, n채널 인핸스먼트형 FET(123)의 드레인의 전위 또는 노드(N120)의 전위가 감소함으로써, 그것의 동작범위가 포화영역에서 비포화영역으로 전환되고, 최종적으로 n채널 인핸스먼트형 FET(123)가 오프상태로 되어, 노드(N120)의 레벨이 LOW 전위레벨로 유지된다.
더 이상 전력도 요구되지 않는다.
본 발명의 제 4 실시예에 따르면, 전원전압이 느린 속도로 증가하더라도, 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 원 샷 펄스가 발생된 후에는 어떤 전력도 소비되지 않는 파워 온 리세트회로를 성공적으로 제공할 수 있다는 것은 상기 설명으로부터 분명해졌다.
제 5 실시예
제 1 실시예의 변형예로서, p채널 인핸스먼트형 FET를 n채널 인핸스먼트형 FET으로 교체한 것이다.
도 12를 참조하면, 도 4에 나타낸 제 1 실시예에 따른 파워 온 리세트회로의 p채널 인핸스먼트형 FET(61∼63, 71, 72)를 n채널 인핸스먼트형 FET(141∼143, 151, 152)으로 교체한 것이고, 도 4에 나타낸 Vcc를 접지전위로 교체한 것이다.
제 6 실시예
제 2 실시예의 변형예로서, p채널 인핸스먼트형 FET를 n채널 인핸스먼트형 FET로 교체한 것이다.
도 13을 참조하면, 도 6에 나타낸 제 2 실시예에 따른 파워 온 리세트회로의 p채널 인핸스먼트형 FET(81, 82, 91∼93)를 n채널 인핸스먼트형 FET(161, 162, 171∼173)으로 각각 교체한 것이고, 도 6에 나타낸 Vcc를 접지전위로 교체한 것이다.
제 7 실시예
제 3 실시예의 변형예로서, p채널 인핸스먼트형 FET를 다이오드, 저항 및 바이폴라 트랜지스터의 조합으로 교체한 것이다.
도 14를 참조하면, 도 8에 나타낸 p채널 인핸스먼트형 FET(101, 102)를 다이오드 (181, 182)로 교체한 것이고, 도 8에 나타낸 p채널 인핸스먼트형 FET(103)를 직렬로 접속된 다이오드(183)와 저항(184)으로 교체한 것이며, 도 8에 나타낸 p채널 인핸스먼트형 FET(112)을 바이폴라 트랜지스터(185)로 교체한 것이다.
제 8 실시예
제 4 실시예의 변형예로서, n채널 인핸스먼트형 FET를 다이오드, 저항, 및 바이폴라 트랜지스터의 조합으로 교체한 것이다.
도 15를 참조하면, 도 10에 나타낸 n채널 인핸스먼트형 FET(123)을 직렬로 접속된 다이오드(193)와 저항(194)으로 대체한 것이고, 도 10에 나타낸 n채널 인핸스먼트형 FET(122)을 다이오드(192)로 대체한 것이며, 도 10에 나타낸 n채널 인핸스먼트형 FET(121)를 다이오드(191)로 대체한 것이고, 도 10에 나타낸 n채널 인핸스먼트형 FET(132)를 바이폴라 트랜지스터(195)로 대체한 것이다.
전원전압의 증가속도가 작더라도, 원 샷 펄스를 발생할 수 있고, 회로구성이 간단하며, 회로의 전원이 온된 후에 바로 원 샷 펄스가 한 번 발생된 후의 기간동안 전력소비가 최저인 복수의 파워 온 리세트회로가 본 발명에 의해 성공적으로 제공될 수 있다는 것은 상기 설명으로부터 분명해졌다.
특정 실시예를 참조하면서 본 발명에 대해서 설명했지만, 이 설명은 제한적인 의미로 해석된다는 것을 의미하지 않는다. 본 발명의 실시예뿐만 아니라 그 외의 실시예의 다양한 변형은 본 발명의 설명을 참조하면서 본 발명이 속하는 기술분야의 당업자에게서 분명해질 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 범위 내에 있는 어떠한 변형 또는 실시예도 포괄할 것이다.
상술한 바와 같이, 본 발명의 실시예에 의하면, 전원과 접지 사이에 접속되고, 전원전압이 제 1 한계치이상으로 되었을 때에 온되어, 전류로로서 작용하고 제 1 노드에서 검지전압을 나타내는 전압검지수단, 및 귀환전압에 근거하여 온/오프소자로서 작용하여 오프상태시에 전류로를 차단하는 전류 차단수단을 더 구비하여, 상기 전류로 차단수단이 온상태일 때에 상기 전원전압의 온상태를 검지하는 전원전압 검지회로와, 상기 전원과 제 2 노드 사이에 접속되고, 상기 검지전압에 응답하여 온되는 전류 도통수단, 상기 제 2 노드와 접지 사이에 접속되고, 상기 전류 도통수단을 통해 시정수에 의해 결정된 충전속도로 충전되는 콘덴서, 및 상기 전원전압이 제 2 한계치이하일 때에 온되어 상기 콘덴서를 방전시키는 방전수단을 더 구비한 콘덴서 충전회로와, 상기 전원에 의해 구동되고, 상기 제 2 노드의 전압과 제 3 한계치를 비교하며, 상기 비교결과에 대응하는 논리레벨을 출력하는 출력회로를 구비하는 구성으로 하였기 때문에, 전원투입시에, 그 상승속도에 관계없이 확실히 원 샷 펄스를 형성할 수 있는 파워 온 리세트회로를 간단한 구성으로 실현할 수 있다. 게다가, 원 샷 펄스를 형성한 후의 소비전류를 0으로 할 수 있다.

Claims (15)

  1. 전원과 접지 사이에 접속되고, 전원전압이 제 1 한계치 이상일 때에 온되어, 전류 도통로로서 작용하고, 제 1 노드에서 검지전압을 나타내는 전압검지수단, 및 귀환전압에 근거하여 온/오프소자로서 작용하여, 오프상태시에 전류로를 차단하고,이에 의해 전원전압 검지회로가 전류로 차단수단의 온 상태에 근거하여 상기 전원의 온상태를 검지하는 전류로 차단수단을 더 포함한 전원전압 검지회로와,
    상기 전원과 제 2 노드 사이에 접속되고, 상기 검지전압에 응답하여 온되는 전류 도통수단, 상기 제 2 노드와 접지 사이에 접속되고, 상기 전류 도통수단을 통해 시정수에 의해 결정된 충전속도로 충전되는 콘덴서, 및 상기 전원전압이 제 2 한계치 이하일 때에 온되어, 상기 콘덴서를 방전시키는 방전수단을 더 구비한 콘덴서 충전회로와, 그리고
    상기 전원에 의해 구동되고, 상기 제 2 노드의 전압과 제 3 한계치를 비교하여, 상기 비교결과에 대응하는 논리레벨을 출력하는 출력회로 수단을 더 구비하고,
    상기 귀환전압은 상기 제 2 노드의 전압인 것을 특징으로 하는 파워 온 리세트회로.
  2. 제 1 항에 있어서,
    상기 전류로 차단수단은 상기 전원전위에 접속된 제 1 전류 도통전극, 상기 제 1 노드에 접속된 제 2 전류 도통전극, 및 상기 귀환전압을 입력하여 제 1 전류도통전극과 제 2 전류 도통전극 사이에서 온/오프 상태를 제어하는 제 1 제어전극을 구비하는 제 1 FET이고,
    상기 전압 검지수단은 상기 제 1 노드와 접지 사이에 접속되어, 상기 제 1 노드의 검지전압이 제 4 한계치 이상으로 된 경우에 온되는 복수의 정류수단이며,
    상기 전류 도통수단은 상기 전원에 접속된 제 3 전류 도통전극, 상기 제 2 노드에 접속된 제 4 전류 도통전극, 및 상기 제 1 노드에 접속되고, 상기 검지전압에 따라 상기 제 4 전류 도통전극에 대응하여 상기 제 3 전류 도통전극과 상기 제 4 전류 도통전극을 접속하는 전류로의 온/오프를 제어하는 제 2 제어전극을 구비하는 제 2 FET이고,
    상기 방전수단은 상기 제 2 노드에 접속된 제 5 전류 도통전극, 접지에 접속된 제 6 전류 도통전극 및 상기 전원에 접속되어, 상기 제 5 전류 도통전극과 제 6 전류 도통전극을 접속하는 상기 전류로의 온/오프를 제어하는 제 3 제어전극을 더 구비하고, 그리고 상기 전원전압이 제 5 한계치 이하일 때 온되는 제 3 FET로 구성된 것을 특징으로 하는 파워 온 리세트회로.
  3. 제 2 항에 있어서,
    상기 제 2 FET와 직렬로 접속되고, 온상태일 때 상기 제 2 FET의 온저항을 증가시키며, 상기 전원과 상기 제 2 노드 사이에 접속되는 정류소자 또는 저항을 더 구비한 것을 특징으로 하는 파워 온 리세트회로.
  4. 제 1 전압 공급노드에 접속되는 제 1 전극, 제 1 노드에 접속되는 제 2 전극 및 제 2 노드에 접속되는 제어 전극을 갖는 제 1 트랜지스터와,
    상기 제 1 전압 공급노드에 접속되는 제 1 전극, 상기 제 2 노드에 접속되는 제 2 전극 및 상기 제 1 노드에 접속되는 제어전극을 갖는 제 2 트랜지스터와,
    상기 제 2 노드와 제 2 전압 공급노드 사이에 접속된 콘덴서와.
    상기 제 2 노드에 접속되는 제 1전극, 상기 제 2 전압 공급노드에 접속되는 제 2 전극 및 상기 제 1 전압 공급노드에 접속되는 제어전극을 갖는 제 3 트랜지스터와, 그리고
    상기 제 1 노드와 상기 제 2 전압 공급노드 사이에 접속된 정류회로를 구비한 것을 특징으로 하는 파워 온 리세트회로,
  5. 제 4 항에 있어서.
    상기 제 1, 제 2 및 제 3 트랜지스터는 각각 동일 도전형 MOS 트랜지스터로 구성된 것을 특징으로 하는 파워 온 리세트회로.
  6. 제 4 항에 있어서,
    상기 정류회로는 상기 제 1 노드와 상기 제 2 전압 공급노드는 사이에 직렬로 접속되는 복수의 MOS 트랜지스터들을 더 구비하고, 그 MOS 트랜지스터 각각은 제 1전극, 제 2 전극 및 제어전극을 갖되, 그 제 2 전극이 상기 MOS 트랜지스터의 제어 전극에 접속되는 것을 특징으로 하는 파워 온 리세트 회로.
  7. 제 4 항에 있어서,
    상기 제 1 전압 공급노드에 접속된 제 1 전극, 상기 제 2 트랜지스터의 제 1전극에 접속되는 제 2 전극 및 제 4 트랜지스터의 상기 제 2 전극에 접속되는 제어 전극을 갖는 제 4 트랜지스터를 더 구비한 것을 특징으로 하는 파워 온 리세트회로.
  8. 제 5 항에 있어서,
    상기 제 1 전압 공급노드에 접속되는 제 1전극, 상기 제 2 트랜지스터의 상기 제 1 전극에 접속되는 제 2 전극 및 상기 제 4 트랜지스터의 제 2 전극에 접속되는 제어전극을 갖고, 상기 제 1, 제 2 및 제 3 트랜지스터와 동일한 전도형의 MOS 트랜지스터인 제 4 트랜지스터를 더 구비한 것을 특징으로 하는 파워 온 리세트회로.
  9. 제 4 항에 있어서,
    상기 제 2 노드에 접속되고, 상기 제 2 노드의 전압과 동일한 논리레벨을 갖는 출력신호를 출력하는 출력회로를 더 구비한 것을 특징으로 하는 파워 온 리세트회로.
  10. 전압 공급노드와 출력노드 사이에 접속된 정류회로와.
    제 2 전압 공급노드와 상기 출력노드 사이에 접속된 콘덴서와, 그리고
    상기 출력노드에 접속되는 제 1 전극, 상기 제 2 전압 공급노드에 접속되는 제 2 전극 및 상기 제 1 전압 공급노드에 접속되는 제어전극을 갖는 제 1 트랜지스터를 구비한 것을 특징으로 하는 파워 온 리세트회로.
  11. 제 10 항에 있어서,
    상기 정류회로는 직렬로 접속되고, 각각의 제 2 트랜지스터는 제 1 전극, 제 2 전극, 그리고 제어전극을 갖되, 상기 제 2 트랜지스터 각각의 제 2 전극은 상기 제 2 트랜지스터의 제어전극에 접속되는 복수의 제 2 트랜지스터들과,
    상기 제 2 트랜지스터들중 하나의 제 1 전극에 접속되는 제 1 전극, 상기 출 력 노드에 접속되는 제 2 전극 및 상기 제 2 전압 공급노드에 접속되는 제어전극을 갖는 제 3 트랜지스터를 더 구비한 것을 특징으로 하는 파워 온 리세트 회로.
  12. 제 10 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 각각 동일 도전형의 MOS 트랜지스터인 것을 특징으로 하는 파워 온 리세트 회로.
  13. 제 10 항에 있어서,
    상기 정류회로는 상기 직렬로 접속된 복수의 다이오드와.
    상기 다이오드중의 하나와 상기 출력노드 사이에 접속된 저항소자를 더 구비한 것을 특징으로 하는 파워 온 리세트회로.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 파워 온리세트 회로.
  15. 제 10 항에 있어서,
    상기 출력 노드에 접속되고, 상기 출력노드의 전압과 동일한 논리레벨을 갖는 신호를 출력하는 출력회로를 더 구비한 것을 특징으로 하는 파워 온 리세트 회로.
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