JP5791758B1 - ゲート駆動回路 - Google Patents

Abstract

【課題】電圧駆動型の電力用半導体スイッチング素子のゲートを駆動する定電流ゲート駆動回路における電流増幅器を構成する回路素子の数が少なく、小型化で低コストが可能なゲート駆動回路を提供する。【解決手段】ゲート駆動回路を構成する定電流ゲート駆動回路１における電流増幅器となる電流増幅用のＰＮＰトランジスタ１−１のエミッタ側に充電電流制限回路１ａを設け、電流増幅用のＰＮＰトランジスタ１−１のコレクタ側に放電電流制限回路１ｂを備えている。【選択図】図１

Description

本発明は、電圧駆動型の電力用半導体スイッチング素子を駆動するゲート駆動回路に関する。

電力用半導体スイッチング素子（例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））をスイッチングすると、スイッチング損失、高周波ノイズが発生する。これらを低減するために定電流駆動回路を用いてゲート電圧を緩やかに変化させる技術が提案されている。（例えば、特許文献１、２参照）。

特許第５２８９５６５号公報 特許第４９４２８６１号公報

しかしながら、この種の定電流駆動回路は電力用半導体スイッチング素子のスイッチオン時、すなわちゲート容量充電時と、スイッチオフ時、すなわちゲート容量放電時に各々電流増幅器が必要なため、素子数が多くなり、大型化、コストアップとなる問題がある。

例えば特許文献1では、ゲート容量充電用の電流増幅用ＭＯＳＦＥＴとゲート容量放電用の電流増幅用ＭＯＳＦＥＴを備えた構成となっている。特許文献２では、ゲート容量充電については記載されているが、ゲート容量放電については考慮されていない。

本発明は、上記のような課題を解決するためになされたものであり、小型化が可能で、安価な構成にて、電力用半導体スイッチング素子のゲート電圧を緩やかに変化させて高周波ノイズを低減する定電流駆動を行うことができるゲート駆動回路を提供することを目的とする。

本発明によるゲート駆動回路は、電力用半導体スイッチング素子のゲート充放電を制御する電力用半導体スイッチング素子制御回路と、電力用半導体スイッチング素子のゲートと電力用半導体スイッチング素子制御回路の間に接続され電力用半導体スイッチング素子制御回路と電力用半導体スイッチング素子のゲートの間を流れる電力用半導体スイッチング素子のゲート容量充放電電流を増幅して充放電する双方向電流増幅器と、電力用半導体スイッチング素子のゲート容量充電時に電力用半導体スイッチング素子制御回路から双方向電流増幅器に流れる電流を一定電流にして双方向電流増幅器による電力用半導体スイッチング素子のゲート容量充電電流を定電流に制限する充電電流制限回路と、電力用半導体スイッチング素子のゲート容量放電時に電力用半導体スイッチング素子のゲートから双方向電流増幅器に流れる電流を一定電流にして双方向電流増幅器による電力用半導体スイッチング素子のゲート容量放電電流を定電流に制限する放電電流制限回路を備えたものである。

本発明のゲート駆動回路によれば、電力用半導体スイッチング素子のゲート電圧を緩やかに変化させて高周波ノイズを低減するための定電流駆動回路を素子数が少なく、小型で低コストな構成で実現することが可能である。

本発明の実施形態１に係るゲート駆動回路の構成を示す図である。 本発明の実施形態２に係るゲート駆動回路の構成を示す図である。

以下、本発明の実施の形態について、図面を参照して説明する。なお、各図中、同一符号は、同一又は相当部分を示すものとする。

実施の形態１．
図１は、本発明の実施の形態１に係るゲート駆動回路の構成を示す図である。実施の形態１に係るゲート駆動回路１００は、図１に示すように、定電流ゲート駆動回路１と電力用半導体スイッチング素子制御回路２とで構成され、スイッチング対象としての電力用半導体スイッチング素子であるシリコン（Ｓｉ）半導体で成るＩＧＢＴ３のゲートに接続されている。

定電流ゲート駆動回路１は、ＩＧＢＴ３のターンオン、ターンオフ時にゲート電流を制限してＩＧＢＴ３のゲート容量を充電または放電させる。また電力用半導体スイッチング素子制御回路２は、定電流ゲート駆動回路１に指令信号（指令電圧）４であるスイッチングオン指令信号（オン指令電圧）、並びにスイッチングオフ指令信号（オフ指令電圧）を出力する電圧源としての機能を有する。

定電流ゲート駆動回路１は、図１のように、双方向電流増幅器である電流増幅用トランジスタ（図示の例では、ＰＮＰトランジスタであって、第１のＰＮＰトランジスタとも称す）１−１、負帰還用トランジスタ１−２（図示の例では、ＰＮＰトランジスタであって、第２のＰＮＰトランジスタとも称す）、負帰還用トランジスタ１−３（図示の例では、ＰＮＰトランジスタであって、第３のＰＮＰトランジスタとも称す）と、抵抗１−４（第１の抵抗とも称す）、抵抗１−５、抵抗１−６（第２の抵抗とも称す）により構成される。この定電流ゲート駆動回路１は、ゲート容量充放電電流５をあらかじめ決められた上限値に制限する機能を有する。

充電電流制限回路１ａは、電力用半導体スイッチング素子３のゲート容量充電時のゲート容量充電電流を制限するものであって、負帰還用トランジスタ１−２、抵抗１−４によって構成されている。放電電流制限回路１ｂは、電力用半導体スイッチング素子３のゲート容量放電時のゲート容量放電電流を制限するものであって、負帰還用トランジスタ１−３、抵抗１−６によって構成されている。
抵抗１−４の一端は、定電流ゲート駆動回路１の入出力端となり、電力用半導体スイッチング素子制御回路２と負帰還用トランジスタ１−２のエミッタに接続される。抵抗１−６の一端は、定電流ゲート駆動回路１の入出力端となり、ＩＧＢＴ３のゲートと負帰還用トランジスタ１−３のエミッタに接続される。

更に、充電電流制限回路１ａは、第１のＰＮＰトランジスタ１−１のベースと第２のＰＮＰトランジスタ１−２のコレクタが接続され、第１のＰＮＰトランジスタ１−１のエミッタと第２のＰＮＰトランジスタ１−２のベースと第１の抵抗１−４の一端が接続され、第１の抵抗１−４の他端は第２のＰＮＰトランジスタ１−２のエミッタと電力用半導体スイッチング素子制御回路２に接続されている。
また、放電電流制限回路１ｂは、第１のＰＮＰトランジスタ１−１のベースと第３のＰＮＰトランジスタ１−３のコレクタが接続され、第１のＰＮＰトランジスタ１−１のコレクタと第３のＰＮＰトランジスタ１−３のベースと第２の抵抗１−６の一端が接続され、第２の抵抗１−６の他端は第３のＰＮＰトランジスタ１−３のエミッタと電力用半導体スイッチング素子３のゲートに接続されている。

次に、実施の形態１に係るゲート駆動回路の動作について説明する。
ＩＧＢＴ３をターンオンするとき、定電流ゲート駆動回路１には、電力用半導体スイッチング素子制御回路２からの指令信号４として、オン指令信号が入力される。このオン指令信号が定電流ゲート駆動回路１に入力されると、電流増幅用トランジスタ１−１は導通状態となり、抵抗１−４を介してエミッタ電流が流れ、抵抗１−５を介してベース電流が流れる。この動作によって負帰還用トランジスタ１−３は遮断状態となり、抵抗１−６を介してコレクタ電流が流れる。このコレクタ電流はＩＧＢＴ３に対するゲート容量電流６となる充電電流としてＩＧＢＴ３のゲート容量を充電する。

電流増幅用トランジスタ１−１のエミッタ電流が増加すると抵抗１−４での電圧降下が増大し、この電圧降下は負帰還用トランジスタ１−２のベース−エミッタ間を順バイアスするため、負帰還用トランジスタ１−２が導通状態になる。負帰還用トランジスタ１−２が導通すると、電流増幅用トランジスタ１−１のエミッタ電流は、負帰還用トランジスタ１−２の方に流れるようになり、抵抗１−４での電圧降下が小さくなる。一方、抵抗１−４での電圧降下が小さくなると負帰還用トランジスタ１−２のベース−エミッタ間のバイアス電圧が小さくなり、負帰還用トランジスタ１−２は導通状態から遮断状態に移行する。この負帰還動作によって、理想的には電流増幅用トランジスタ１−１のエミッタには、負帰還用トランジスタ１−２のベース−エミッタ間における順方向電圧降下（例えば０．６Ｖ）を抵抗１−４の抵抗値で除した値の一定電流が流れる。トランジスタの性質上、コレクタ電流はエミッタ電流にほぼ等しくなるため、ゲート容量充放電電流５も定電流となる。このようにして、定電流ゲート駆動回路１は、電力用半導体スイッチング素子であるＩＧＢＴ３のゲート容量を定電流充電する。

ＩＧＢＴ３をターンオフするとき、定電流ゲート駆動回路１には、電力用半導体スイッチング素子制御回路２からの指令信号４として、オフ指令信号が入力される。このオフ指令信号が定電流ゲート駆動回路１に入力されると、電流増幅用トランジスタ１−１は逆方向導通状態となり、抵抗１−６を介してコレクタ電流が流れ、抵抗１−５を介してベース電流が流れる。この動作によって負帰還用トランジスタ１−２は遮断状態となり、抵抗１−４を介してエミッタ電流が流れる。このエミッタ電流はコンデＩＧＢＴ３に対するゲート容量電流６となる放電電流としてＩＧＢＴ３のゲート容量を放電する。

電流増幅用トランジスタ１−１のコレクタ電流が増加すると抵抗１−６での電圧降下が増大し、この電圧降下は負帰還用トランジスタ１−３のベース−エミッタ間を順バイアスするため、負帰還用トランジスタ１−３が導通状態になる。負帰還用トランジスタ１−３が導通すると、電流増幅用トランジスタ１−１のコレクタ電流は、負帰還用トランジスタ１−３の方に流れるようになり、抵抗１−６での電圧降下が小さくなる。一方、抵抗１−６での電圧降下が小さくなると負帰還用トランジスタ１−３のベース−エミッタ間のバイアス電圧が小さくなり、負帰還用トランジスタ１−３は導通状態から遮断状態に移行する。この負帰還動作によって、理想的には電流増幅用トランジスタ１−１のコレクタには、トランジスタ１−３のベース−エミッタ間における順方向電圧降下（例えば０．６Ｖ）を抵抗１−６の抵抗値で除した値の一定電流が流れる。トランジスタの性質上、エミッタ電流はコレクタ電流にほぼ等しくなるため、ゲート容量充放電電流５も定電流となる。このようにして、定電流ゲート駆動回路１は、電力用半導体スイッチング素子であるＩＧＢＴ３のゲート容量を定電流放電する。

以上説明したように、実施の形態１のゲート駆動回路によれば、電力用半導体スイッチング素子であるＩＧＢＴ３のゲート容量を充放電するために、双方向電流増幅器を用い、電流増幅用トランジスタ１−１のみで構成しているので、定電流駆動回路を素子数の少ない小型で低コストな構成で実現できる。

実施の形態２．
図２は、本発明の実施の形態２に係るゲート駆動回路の構成を示す図である。実施の形態２に係るゲート駆動回路１００は、実施の形態１における電流増幅用トランジスタ１−１のコレクタとエミッタを逆に接続したものであり、その他の構成は、実施の形態１と同じである。

即ち、この実施の形態２においては、充電電流制限回路１ａは、第２のＰＮＰトランジスタ１−２と第１の抵抗１−４で構成され、第１のＰＮＰトランジスタ１−１のベースと第２のＰＮＰトランジスタ１−２のコレクタが接続され、第１のＰＮＰトランジスタ１−１のコレクタと第２のＰＮＰトランジスタ１−２のベースと第１の抵抗１−４の一端が接続され、第１の抵抗１−４の他端は第２のＰＮＰトランジスタ１−２のエミッタと電力用半導体スイッチング素子制御回路２に接続されている。
また、放電電流制限回路１ｂは、第３のＰＮＰトランジスタ１−３と第２の抵抗１−６で構成され、第１のＰＮＰトランジスタ１−１のベースと第３のＰＮＰトランジスタ１−３のコレクタが接続され、第１のＰＮＰトランジスタ１−１のエミッタと第３のＰＮＰトランジスタ１−３のベースと第２の抵抗１−６の一端が接続され、第２の抵抗１−６の他端は第３のＰＮＰトランジスタ１−３のエミッタと電力用半導体スイッチング素子３のゲートに接続されている。

このような実施の形態１における電流増幅用トランジスタ１−１のコレクタとエミッタを逆に接続した実施の形態２においても、電流増幅用トランジスタ１−１の電流双方向特性により同様な効果が得られる。

実施の形態１及び実施の形態２において、電流増幅用トランジスタ１−１がＰＮＰトランジスタの例を示したが、ゲート容量の大きい電力用半導体スイッチング素子３の駆動においては、電流増幅用トランジスタ１−１をダーリントン接続としても同様な効果が得られる。

実施の形態１及び実施の形態２において、負帰還用トランジスタ１−２による負帰還作用により、ゲート容量の充電時を定電流駆動し、負帰還用トランジスタ１−３による負帰還作用により、ゲート容量の放電時を定電流駆動したが、ゲート容量の充電時に定電流駆動が不要な場合においては負帰還用トランジスタ１−２を削除し、抵抗１−４で充電電流を制限する定電圧駆動とすること、またゲート容量の放電時に定電流駆動が不要な場合においては負帰還用トランジスタ１−３を削除し、抵抗１−６で放電電流を制限する定電圧駆動とすることでも、同様な効果が得られる。

実施の形態１及び実施の形態２において、ゲート電圧７のスイッチングオン電圧が低い電力用半導体スイッチング素子のゲート駆動の場合には、オフ指令信号（指令電圧）４を負電圧とするとともに、電流増幅用トランジスタ１−１のベースと接続される抵抗１−５のもう片方の一端（他端）を負電圧にすることにより、オフ時のノイズなどによる意図しないスイッチングオンを防ぎ、スイッチングの信頼性を向上させる構成としても、同様な効果が得られる。

実施の形態１及び実施の形態２において、シリコン（Ｓｉ）半導体から成る電力用半導体スイッチング素子３のゲート駆動回路を示したが、電力用半導体スイッチング素子３は、Ｓｉ半導体よりもバンドギャップが広い非Ｓｉ半導体材料から成るものでもよい。非Ｓｉ半導体材料であるワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。
ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子３は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域で使用可能であり、スイッチング時に発生するスイッチング損失を大きく低減でき、電力損失の大きな低減が可能になる。また、電力損失が小さく、耐熱性も高いため、冷却部を備えてパワーモジュールを構成した場合、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。また、ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子は、高周波スイッチング動作に適しており、高周波化の要求が大きいインバータやＤＣ／ＤＣコンバータに適用すると、スイッチング周波数の高周波化によって、インバータやＤＣ／ＤＣコンバータに接続されるリアクトルやコンデンサなどを小型化することもできる。よって、本願実施の形態のゲート駆動回路は、炭化珪素などワイドギャップ半導体から成る電力用半導体スイッチング素子を対象とする場合にも、同様な効果が得られる。

本発明は、その発明の範囲内において、各実施例の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することができる。

１ 定電流ゲート駆動回路、１ａ 充電電流制御回路、１ｂ 放電電流制限回路、１−１ 双方向電流増幅器（電流増幅用トランジスタ）、１−２ 負帰還用トランジスタ（第２のＰＮＰトランジスタ）、１−３ 負帰還用トランジスタ（第３のＰＮＰトランジスタ）、１−４ 抵抗（第１の抵抗）、１−６ 抵抗（第２の抵抗）、２ 電力用半導体スイッチング素子制御回路、３ 電力用半導体スイッチング素子（ＩＧＢＴ）。

Claims (10)

1. 電圧駆動型の電力用半導体スイッチング素子を駆動するゲート駆動回路において、前記電力用半導体スイッチング素子のゲート充放電を制御する電力用半導体スイッチング素子制御回路と、前記電力用半導体スイッチング素子のゲートと前記電力用半導体スイッチング素子制御回路の間に接続され前記電力用半導体スイッチング素子制御回路と前記電力用半導体スイッチング素子のゲートの間を流れる前記電力用半導体スイッチング素子のゲート容量充放電電流を増幅して充放電する双方向電流増幅器と、前記電力用半導体スイッチング素子のゲート容量充電時に前記電力用半導体スイッチング素子制御回路から前記双方向電流増幅器に流れる電流を一定電流にして前記双方向電流増幅器による前記電力用半導体スイッチング素子のゲート容量充電電流を定電流に制限する充電電流制限回路と、前記電力用半導体スイッチング素子のゲート容量放電時に前記電力用半導体スイッチング素子のゲートから前記双方向電流増幅器に流れる電流を一定電流にして前記双方向電流増幅器による前記電力用半導体スイッチング素子のゲート容量放電電流を定電流に制限する放電電流制限回路を備えたことを特徴とするゲート駆動回路。
2. 前記双方向電流増幅器は、第１のＰＮＰトランジスタであることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記充電電流制限回路は、第２のＰＮＰトランジスタと第１の抵抗で構成され、前記第１のＰＮＰトランジスタのベースと前記第２のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースと前記第１の抵抗の一端が接続され、前記第１の抵抗の他端は前記第２のＰＮＰトランジスタのエミッタと前記電力用半導体スイッチング素子制御回路に接続されたことを特徴とする請求項２に記載のゲート駆動回路。
4. 前記放電電流制限回路は、第３のＰＮＰトランジスタと第２の抵抗で構成され、前記第１のＰＮＰトランジスタのベースと前記第３のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのコレクタと前記第３のＰＮＰトランジスタのベースと前記第２の抵抗の一端が接続され、前記第２の抵抗の他端は前記第３のＰＮＰトランジスタのエミッタと前記電力用半導体スイッチング素子のゲートに接続されたことを特徴とする請求項２または請求項３に記載のゲート駆動回路。
5. 前記充電電流制限回路は、第２のＰＮＰトランジスタと第１の抵抗で構成され、前記第１のＰＮＰトランジスタのベースと前記第２のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのコレクタと前記第２のＰＮＰトランジスタのベースと前記第１の抵抗の一端が接続され、前記第１の抵抗の他端は前記第２のＰＮＰトランジスタのエミッタと前記電力用半導体スイッチング素子制御回路に接続されたことを特徴とする請求項２に記載のゲート駆動回路。
6. 前記放電電流制限回路は、第３のＰＮＰトランジスタと第２の抵抗で構成され、前記第１のＰＮＰトランジスタのベースと前記第３のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのエミッタと前記第３のＰＮＰトランジスタのベースと前記第２の抵抗の一端が接続され、前記第２の抵抗の他端は前記第３のＰＮＰトランジスタのエミッタと前記電力用半導体スイッチング素子のゲートに接続されたことを特徴とする請求項２または請求項５に記載のゲート駆動回路。
7. 前記双方向電流増幅器は、前記第１のＰＮＰトランジスタを多段ダーリントン接続したことを特徴とする請求項２から請求項６のいずれか１項に記載のゲート駆動回路。
8. 前記電力用半導体スイッチング素子制御回路において、前記電力用半導体スイッチング素子のゲート放電時の制御電圧が負電圧であることを特徴とする請求項１から請求項７のいずれか１項に記載のゲート駆動回路。
9. 前記電力用半導体スイッチング素子は、ワイドバンドギャップ半導体にて形成される素子であることを特徴とする請求項１から請求項８のいずれか１項に記載のゲート駆動回路。
10. 前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体であることを特徴とする請求項９に記載のゲート駆動回路。