JPH0758899B2 - 電子スイツチ - Google Patents
電子スイツチInfo
- Publication number
- JPH0758899B2 JPH0758899B2 JP61133589A JP13358986A JPH0758899B2 JP H0758899 B2 JPH0758899 B2 JP H0758899B2 JP 61133589 A JP61133589 A JP 61133589A JP 13358986 A JP13358986 A JP 13358986A JP H0758899 B2 JPH0758899 B2 JP H0758899B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- terminal
- gate
- electronic switch
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09446—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using only depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSFETを使用した電子スイッチを関する。
〔従来の技術〕 電子スイッチにおいて、第１および第２のMOSFETのドレ
イン・ソース区間が直列接続され、両MOSFETの接続点が
出力端子と接続され、抵抗と第３のMOSFETとの直列回路
が設けられ、その抵抗と第３のMOSFETとの間の接続点が
第２のMOSFETのゲートと接続され、第１のMOSFETのゲー
トが２つの制御入力端子のうちの第１の制御入力端子に
接続されるようなものは、エム、ポンパー（M.Pompe
r）、エル、ライポルド（L.Leipold）、アール、ワイド
リツヒ（R.Weidlich）著「LCDドライバ応用のための高
圧ESFI−SOS回路（Hign−Voltage ESFI−SOS Circuits
for LCD−Driver Applications）」ESSCIRC'77、ウルム
（Ulm）、ダイジエスト、オブ、テクニカル、ペーパー
ズ（Digest of Technical Papers）、176〜178ページに
記載されている。
イン・ソース区間が直列接続され、両MOSFETの接続点が
出力端子と接続され、抵抗と第３のMOSFETとの直列回路
が設けられ、その抵抗と第３のMOSFETとの間の接続点が
第２のMOSFETのゲートと接続され、第１のMOSFETのゲー
トが２つの制御入力端子のうちの第１の制御入力端子に
接続されるようなものは、エム、ポンパー（M.Pompe
r）、エル、ライポルド（L.Leipold）、アール、ワイド
リツヒ（R.Weidlich）著「LCDドライバ応用のための高
圧ESFI−SOS回路（Hign−Voltage ESFI−SOS Circuits
for LCD−Driver Applications）」ESSCIRC'77、ウルム
（Ulm）、ダイジエスト、オブ、テクニカル、ペーパー
ズ（Digest of Technical Papers）、176〜178ページに
記載されている。
この回路は第２図に示されている。これは２つのｎチヤ
ネルMOSFET1,2を有し、これらのドレイン・ソース区間
は直列接続されている。
ネルMOSFET1,2を有し、これらのドレイン・ソース区間
は直列接続されている。
MOSFET1のソースＳは基準電位に置かれ、MOSFET2のドレ
インＤは供給電圧＋Ｕを印加される。両MOSFETの接続点
は電子スイツチの出力端子Ａに接続されている。更に電
子スイッチは第３のｎチヤネルMOSFET3とディプリーシ
ョン形FET4との直列回路を有する。ディプリーション形
FET4は供給電圧＋Ｕに接続されていて、MOSFET3のソー
スＳは基準電位に接続されている。MOSFET3のドレイン
Ｄは第２のMOSFET2のゲートＧに接続されている。
インＤは供給電圧＋Ｕを印加される。両MOSFETの接続点
は電子スイツチの出力端子Ａに接続されている。更に電
子スイッチは第３のｎチヤネルMOSFET3とディプリーシ
ョン形FET4との直列回路を有する。ディプリーション形
FET4は供給電圧＋Ｕに接続されていて、MOSFET3のソー
スＳは基準電位に接続されている。MOSFET3のドレイン
Ｄは第２のMOSFET2のゲートＧに接続されている。
MOSFET3のゲートＧは入力端子Ｅに接続されており、こ
の入力端子ＥはMOSFET1のゲートＧにも接続されてい
る。他方の入力端子Ｍは基準電位に置かれている。
の入力端子ＥはMOSFET1のゲートＧにも接続されてい
る。他方の入力端子Ｍは基準電位に置かれている。
入力端子Ｅに例えば＋5VのＨレベルの信号が与えられる
と、MOSFET3がオンされる。同じ信号によつてMOSFET1も
オンされる。それによりMOSFET2のゲートＧおよびソー
スＳは基準電位に置かれ、したがつてMOSFET2は阻止状
態になる。出力端子Ａには同様に基準電位が現れ、電子
スイツチは遮断状態になる。しかしながら電子スイツチ
のこの阻止状態においても、すなわち電子スイッチに接
続された負荷例えばパワートランジスタが阻止状態にあ
っても、MOSFET3および抵抗として作用するディプリー
ション形FET4を通して電流が流れる。
と、MOSFET3がオンされる。同じ信号によつてMOSFET1も
オンされる。それによりMOSFET2のゲートＧおよびソー
スＳは基準電位に置かれ、したがつてMOSFET2は阻止状
態になる。出力端子Ａには同様に基準電位が現れ、電子
スイツチは遮断状態になる。しかしながら電子スイツチ
のこの阻止状態においても、すなわち電子スイッチに接
続された負荷例えばパワートランジスタが阻止状態にあ
っても、MOSFET3および抵抗として作用するディプリー
ション形FET4を通して電流が流れる。
入力端子ＥにＬレベル、例えば0Vの信号が与えられる
と、MOSFET3および１がオフされる。それによりMOSFET2
のゲートＧの電位が上昇し、MOSFET2が導通し始める。
それにより負荷に電流を流すことができる。しかし、こ
れは、出力端子Ａにおける電位、したがつてMOSFET2の
ソースＳの電位が上昇することを意味する。負荷が例え
ばパワーMOSFET5である場合には、MOSFET2のソースＳの
電位がMOSFET5のゲート容量の充電に応じて持ち上げら
れる。MOSFET2のゲートＧの電位は＋Ｕ以上には上昇し
ないため、ゲート・ソース電圧UGSはますます小さくな
る。それによりMOSFET2を通る電流も減少するので、MOS
FET5は徐々にしかターンオンされない。MOSFET5の最大
到達可能なゲート電位は電圧＋ＵからMOSFET2の導通電
圧＋UTを差し引いた値である。
と、MOSFET3および１がオフされる。それによりMOSFET2
のゲートＧの電位が上昇し、MOSFET2が導通し始める。
それにより負荷に電流を流すことができる。しかし、こ
れは、出力端子Ａにおける電位、したがつてMOSFET2の
ソースＳの電位が上昇することを意味する。負荷が例え
ばパワーMOSFET5である場合には、MOSFET2のソースＳの
電位がMOSFET5のゲート容量の充電に応じて持ち上げら
れる。MOSFET2のゲートＧの電位は＋Ｕ以上には上昇し
ないため、ゲート・ソース電圧UGSはますます小さくな
る。それによりMOSFET2を通る電流も減少するので、MOS
FET5は徐々にしかターンオンされない。MOSFET5の最大
到達可能なゲート電位は電圧＋ＵからMOSFET2の導通電
圧＋UTを差し引いた値である。
本発明の目的は、公知の電子スイツチを次のように改善
すること、即ち阻止状態において電流が流れず、且つ電
子スイツチの負荷電流が負荷の種類もしくは容量性負荷
の充電状態に依存しないように改善することにある。
すること、即ち阻止状態において電流が流れず、且つ電
子スイツチの負荷電流が負荷の種類もしくは容量性負荷
の充電状態に依存しないように改善することにある。
上述の目的を達成するため、本発明によれば、 （ａ） 互いに相補形とチャネル型を有する第１及び第
２のエンハンスメント形MOSFETがドレイ側で互いにかつ
出力端子と接続され、 （ｂ） 第１のMOSFETのソース端子は第１の電位（零）
にある第１の端子と接続され、第２のMOSFETのソース端
子は第１の電位より高い第２の電位にある第２の端子と
接続され、 （ｃ） 抵抗と第３のMOSFETとの直列回路が設けられ、 （ｄ） 第３のMOSFETのソース端子は入力端子と接続さ
れ、 （ｅ） 第３のMOSFETのゲート端子は第１の端子と接続
され、 （ｆ） 第３のMOSFETのドレイン端子は前記抵抗と接続
された 電子スイッチにおいて、 （ｇ） 第３のMOSFETは第１のMOSFETと同じチャネル型
のディプリーション形MOSFETであり、 （ｈ） 入力端子は第１のMOSFETのゲート端子と接続さ
れ、 （ｉ） 前記抵抗の一方の端子と第３のMOSFETとの接続
点は第２のMOSFETのゲート端子と接続され、 （ｊ） 前記抵抗の他方の端子は第２のMOSFETのソース
端子と接続されている ようにする。
２のエンハンスメント形MOSFETがドレイ側で互いにかつ
出力端子と接続され、 （ｂ） 第１のMOSFETのソース端子は第１の電位（零）
にある第１の端子と接続され、第２のMOSFETのソース端
子は第１の電位より高い第２の電位にある第２の端子と
接続され、 （ｃ） 抵抗と第３のMOSFETとの直列回路が設けられ、 （ｄ） 第３のMOSFETのソース端子は入力端子と接続さ
れ、 （ｅ） 第３のMOSFETのゲート端子は第１の端子と接続
され、 （ｆ） 第３のMOSFETのドレイン端子は前記抵抗と接続
された 電子スイッチにおいて、 （ｇ） 第３のMOSFETは第１のMOSFETと同じチャネル型
のディプリーション形MOSFETであり、 （ｈ） 入力端子は第１のMOSFETのゲート端子と接続さ
れ、 （ｉ） 前記抵抗の一方の端子と第３のMOSFETとの接続
点は第２のMOSFETのゲート端子と接続され、 （ｊ） 前記抵抗の他方の端子は第２のMOSFETのソース
端子と接続されている ようにする。
以下、第１図に示す電子スイツチの実施例を参照しなが
ら本発明を更に詳細に説明する。
ら本発明を更に詳細に説明する。
第１図による電子スイツチは２つのエンハンスメントMO
SFET1,6からなり、これらのドレイン・ソース区間は直
列接続されている。第１のMOSFET1のソースＳは第１の
電位すなわち零電位にある第１の端子11と接続され、第
２のMOSFET6のソースＳは第１の電位より高い第２の電
位（＋Ｕ）にある第２の端子12と接続されている。電子
スイツチに正の電圧＋Ｕをスイツチングさせようとする
場合には、第１のMOSFET1は従来の電子スイツチと同様
にｎチヤネルFETである。その場合に第２のMOSFET6はｐ
チヤネルFETである。負の電圧をスイツチングさせよう
とする場合には、MOSFET1はｐチヤネルFETであり、MOSF
ET6はｎチヤネルFETである。MOSFET1,6はドレイン側で
互いに接続され、その接続点10は出力端子Ａに接続され
ている。FET1のゲートＧは第１の入力端子Ｅに接続され
ている。FET1のゲートＧは更にディプリーション形のFE
T7のソースＳに接続され、このFET7のゲートＧは第２の
入力端子Ｍ、即ち基準電位（この場合零電位）に接続さ
れている。FET7のドレインＤは抵抗８を介して供給電圧
＋Ｕに接続されている。この抵抗８は、破線で示されて
いるように、別のディプリーション形のFETであつてよ
く、そのゲートＧとソースＳは短絡されている。このト
ランジスタは無限に大きい内部にインピーダンスを有す
る電流源のように動作する。
SFET1,6からなり、これらのドレイン・ソース区間は直
列接続されている。第１のMOSFET1のソースＳは第１の
電位すなわち零電位にある第１の端子11と接続され、第
２のMOSFET6のソースＳは第１の電位より高い第２の電
位（＋Ｕ）にある第２の端子12と接続されている。電子
スイツチに正の電圧＋Ｕをスイツチングさせようとする
場合には、第１のMOSFET1は従来の電子スイツチと同様
にｎチヤネルFETである。その場合に第２のMOSFET6はｐ
チヤネルFETである。負の電圧をスイツチングさせよう
とする場合には、MOSFET1はｐチヤネルFETであり、MOSF
ET6はｎチヤネルFETである。MOSFET1,6はドレイン側で
互いに接続され、その接続点10は出力端子Ａに接続され
ている。FET1のゲートＧは第１の入力端子Ｅに接続され
ている。FET1のゲートＧは更にディプリーション形のFE
T7のソースＳに接続され、このFET7のゲートＧは第２の
入力端子Ｍ、即ち基準電位（この場合零電位）に接続さ
れている。FET7のドレインＤは抵抗８を介して供給電圧
＋Ｕに接続されている。この抵抗８は、破線で示されて
いるように、別のディプリーション形のFETであつてよ
く、そのゲートＧとソースＳは短絡されている。このト
ランジスタは無限に大きい内部にインピーダンスを有す
る電流源のように動作する。
ディプリーション形のFET7,8はｎ導電性チヤネルを持
つ。負の電圧をスイツチングさせようとするならｐチヤ
ネルを持つディプリーション形FETが使用される。
つ。負の電圧をスイツチングさせようとするならｐチヤ
ネルを持つディプリーション形FETが使用される。
入力端子E,Mに、例えば＋5VのＨレベルを有する信号が
印加されると、MOSFET1がオンされ、出力端子Ａは基準
電位になる。FET7は負のゲート電圧を得て阻止される。
それによりFET7のドレインＤおよびFET6のゲートＧには
高電位が与えられ、それによりFET6は阻止される。した
がつて、電子スイツチは阻止され、負荷５への電流も、
抵抗８およびFET7を通る無駄な電流も流れない。
印加されると、MOSFET1がオンされ、出力端子Ａは基準
電位になる。FET7は負のゲート電圧を得て阻止される。
それによりFET7のドレインＤおよびFET6のゲートＧには
高電位が与えられ、それによりFET6は阻止される。した
がつて、電子スイツチは阻止され、負荷５への電流も、
抵抗８およびFET7を通る無駄な電流も流れない。
入力端子E,Mに、例えば0VのＬレベルを有する信号が印
加されると、MOSFET1が阻止され、ディプリーション形F
ET7はゲート・ソース電圧0Vを得る。その際FET7は導通
し、抵抗８およびFET7を通して電流が流れる。ｐチヤネ
ルFET6のゲートＧには抵抗８とFET7との間の分圧比によ
り決まる電位が生じる。この電圧は正で一定である。従
来方式によるFET2（第２図）とは反対に、FET6ではソー
スＳが一定電圧に置かれる。したがつて電子スイツチは
高速でターンオンされ、出力端子Ａに存在する容量性負
荷、例えばパワーFETのゲート容量は急速に充電され
る。
加されると、MOSFET1が阻止され、ディプリーション形F
ET7はゲート・ソース電圧0Vを得る。その際FET7は導通
し、抵抗８およびFET7を通して電流が流れる。ｐチヤネ
ルFET6のゲートＧには抵抗８とFET7との間の分圧比によ
り決まる電位が生じる。この電圧は正で一定である。従
来方式によるFET2（第２図）とは反対に、FET6ではソー
スＳが一定電圧に置かれる。したがつて電子スイツチは
高速でターンオンされ、出力端子Ａに存在する容量性負
荷、例えばパワーFETのゲート容量は急速に充電され
る。
MOSFET6のゲート・ソース区間は電圧に対して通常のよ
うにして、例えばツエナーダイオード９によつて保護す
るとよい。
うにして、例えばツエナーダイオード９によつて保護す
るとよい。
以上のように、本発明によれば、電子スイツチのオフ状
態で無駄な電流が流れないし、また高速のスイツチング
が可能となる。
態で無駄な電流が流れないし、また高速のスイツチング
が可能となる。
第１図は本発明による電子スイツチの実施例を示す回路
図、第２図は従来の電子スイツチの実施例を示す回路図
である。 １……第１のMOSFET、６……第２のMOSFET、７……第３
のMOSFET、８……抵抗、11……第１の端子、12……第２
端子、Ａ……出力端子、Ｅ……第１の入力端子、Ｍ……
第２の入力端子。
図、第２図は従来の電子スイツチの実施例を示す回路図
である。 １……第１のMOSFET、６……第２のMOSFET、７……第３
のMOSFET、８……抵抗、11……第１の端子、12……第２
端子、Ａ……出力端子、Ｅ……第１の入力端子、Ｍ……
第２の入力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルードウイツヒ、ライポルト ドイツ連邦共和国ミユンヘン40、シユトラ ースベルガーシユトラーセ125 (72)発明者 イネエ、チハニ ドイツ連邦共和国ミユンヘン70、ウインデ ツク１ (72)発明者 ローラント、ウエバー ドイツ連邦共和国ミユンヘン40、ウルズラ シユトラーセ５ (56)参考文献 米国特許4064405（ＵＳ，Ａ)
Claims (1)
- 【請求項１】（ａ） 互いに相補形のチャネル型を有す
る第１及び第２のエンハンスメント形MOSFET（１、６）
がドレイン側で互いにかつ出力端子（Ａ）と接続され、 （ｂ） 第１のMOSFET（１）のソース端子は第１の電位
（零）にある第１の端子と接続され、第２のMOSFET
（６）のソース端子は第１の電位より高い第２の電位
（＋Ｕ）にある第２の端子と接続され、 （ｃ） 抵抗（８）と第３のMOSFET（７）との直列回路
が設けられ、 （ｄ） 第３のMOSFET（７）のソース端子は入力端子
（Ｅ）と接続され、 （ｅ） 第３のMOSFET（７）のゲート端子は第１の端子
と接続され、 （ｆ） 第３のMOSFET（７）のドレイン端子は前記抵抗
（８）と接続された電子スイッチにおいて、 （ｇ） 第３のMOSFET（７）は第１のMOSFET（１）と同
じチャネル型のディプリーション形MOSFETであり、 （ｈ） 入力端子（Ｅ）は第１のMOSFET（１）のゲート
端子と接続され、 （ｉ） 前記抵抗（８）の一方の端子と第３のMOSFET
（７）との接続点は第２のMOSFET（６）のゲート端子と
接続され、 （ｊ） 前記抵抗（８）の他方の端子は第２のMOSFET
（６）のソース端子と接続されている ことを特徴とする電子スイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3521090 | 1985-06-12 | ||
| DE3521090.7 | 1985-06-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285820A JPS61285820A (ja) | 1986-12-16 |
| JPH0758899B2 true JPH0758899B2 (ja) | 1995-06-21 |
Family
ID=6273095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133589A Expired - Fee Related JPH0758899B2 (ja) | 1985-06-12 | 1986-06-09 | 電子スイツチ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677325A (ja) |
| EP (1) | EP0205158B1 (ja) |
| JP (1) | JPH0758899B2 (ja) |
| DE (1) | DE3668522D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760997B2 (ja) * | 1986-06-09 | 1995-06-28 | 日本テキサス・インスツルメンツ株式会社 | 高耐圧出力回路 |
| DE59207678D1 (de) * | 1992-06-05 | 1997-01-23 | Siemens Ag | Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last |
| US5401973A (en) * | 1992-12-04 | 1995-03-28 | Atomic Energy Of Canada Limited | Industrial material processing electron linear accelerator |
| US5467050A (en) * | 1994-01-04 | 1995-11-14 | Texas Instruments Incorporated | Dynamic biasing circuit for semiconductor device |
| US5537072A (en) * | 1994-06-30 | 1996-07-16 | Sgs-Thomson Microelectronics, Inc. | Charge pump switch circuits |
| JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ｉｃ |
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| US7400171B1 (en) * | 2005-05-03 | 2008-07-15 | Lattice Semiconductor Corporation | Electronic switch having extended voltage range |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4064405A (en) | 1976-11-09 | 1977-12-20 | Westinghouse Electric Corporation | Complementary MOS logic circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US952012A (en) * | 1908-11-05 | 1910-03-15 | Frederick Mayer | Wheel. |
| US3823330A (en) * | 1973-01-18 | 1974-07-09 | Inselek Inc | Circuit for shifting and amplifying input voltages |
| NL7805068A (nl) * | 1978-05-11 | 1979-11-13 | Philips Nv | Drempelschakeling. |
| JPS55136726A (en) * | 1979-04-11 | 1980-10-24 | Nec Corp | High voltage mos inverter and its drive method |
| JPS6079822A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
-
1986
- 1986-06-09 JP JP61133589A patent/JPH0758899B2/ja not_active Expired - Fee Related
- 1986-06-09 US US06/872,354 patent/US4677325A/en not_active Expired - Lifetime
- 1986-06-10 DE DE8686107922T patent/DE3668522D1/de not_active Expired - Fee Related
- 1986-06-10 EP EP86107922A patent/EP0205158B1/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4064405A (en) | 1976-11-09 | 1977-12-20 | Westinghouse Electric Corporation | Complementary MOS logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0205158A1 (de) | 1986-12-17 |
| DE3668522D1 (de) | 1990-03-01 |
| EP0205158B1 (de) | 1990-01-24 |
| US4677325A (en) | 1987-06-30 |
| JPS61285820A (ja) | 1986-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62227215A (ja) | パワ−ｍｏｓｆｅｔの制御回路 | |
| EP0047128A2 (en) | An output buffer circuit | |
| EP0130273B1 (en) | Fet driver circuit | |
| KR880001110A (ko) | 저잡음 고출력 버퍼회로 | |
| KR930015345A (ko) | 상보 입력 버퍼가 있는 집적 회로 | |
| KR960701514A (ko) | 출력 구동기(output driver) | |
| JPH01815A (ja) | Ｂｉｆｅｔ論理回路 | |
| KR950015989A (ko) | 캐패시터와 트랜지스터를 사용하는 지연 회로 | |
| KR880006848A (ko) | 집적회로 및 이 회로에 사용하기 적합한 제어수단 | |
| EP0258808B1 (en) | Complementary mos integrated circuit | |
| EP0357366B1 (en) | Improved current mirror circuit | |
| KR870006721A (ko) | 반도체 전자회로 | |
| JPH0758899B2 (ja) | 電子スイツチ | |
| US4703201A (en) | CMOS Schmitt trigger | |
| US5777496A (en) | Circuit for preventing more than one transistor from conducting | |
| US4488067A (en) | Tristate driver circuit with low standby power consumption | |
| US4717845A (en) | TTL compatible CMOS input circuit | |
| JPH1022803A (ja) | ｎチャネルＭＯＳＦＥＴの駆動回路及び電流方向切換回路 | |
| JP3089873B2 (ja) | 出力回路 | |
| EP0541700B1 (en) | Three terminal non-inverting transistor switches | |
| JPH0160973B2 (ja) | ||
| JPS5941205B2 (ja) | 電子回路 | |
| JP2882332B2 (ja) | 電源回路 | |
| JP2567095B2 (ja) | 集積回路装置 | |
| JPH0239619A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |