JP3258050B2 - 誘導性負荷用ｍｏｓｆｅｔを備えた回路装置 - Google Patents
誘導性負荷用ｍｏｓｆｅｔを備えた回路装置Info
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- JP3258050B2 JP3258050B2 JP31362091A JP31362091A JP3258050B2 JP 3258050 B2 JP3258050 B2 JP 3258050B2 JP 31362091 A JP31362091 A JP 31362091A JP 31362091 A JP31362091 A JP 31362091A JP 3258050 B2 JP3258050 B2 JP 3258050B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳＦＥＴ
と、一方ではそのソース端子に接続され他方では固定電
位の端子に接続された誘導性負荷と、誘導性負荷を切離
すために制御可能なスイッチとツェナーダイオードとを
直列接続した制御可能なスイッチ−ツェナーダイオード
直列回路とを備え、その制御可能なスイッチ−ツェナー
ダイオード直列回路がパワーＭＯＳＦＥＴのゲート端子
と固定電位の端子との間に配置された誘導性負荷用ＭＯ
ＳＦＥＴを備えた回路装置に関する。制御可能なスイッ
チとしてはＭＯＳＦＥＴ又はバイポーラトランジスタを
使用できる。
と、一方ではそのソース端子に接続され他方では固定電
位の端子に接続された誘導性負荷と、誘導性負荷を切離
すために制御可能なスイッチとツェナーダイオードとを
直列接続した制御可能なスイッチ−ツェナーダイオード
直列回路とを備え、その制御可能なスイッチ−ツェナー
ダイオード直列回路がパワーＭＯＳＦＥＴのゲート端子
と固定電位の端子との間に配置された誘導性負荷用ＭＯ
ＳＦＥＴを備えた回路装置に関する。制御可能なスイッ
チとしてはＭＯＳＦＥＴ又はバイポーラトランジスタを
使用できる。
【０００２】
【従来の技術】このような回路装置は例えばヨーロッパ
特許第０２３９８６１号明細書に記載されている。電流
の流れる誘導性負荷に着目すると、誘導性負荷の切離し
は制御可能なスイッチのスイッチングオンによって行わ
れる。この制御可能なスイッチはパワーＭＯＳＦＥＴの
ゲート−ソース間容量を放電させ、それによってこのパ
ワーＭＯＳＦＥＴが遮断し始める。誘導性負荷を流れる
電流は引き続いて流れ、ツェナーダイオードに、ツェナ
ー電圧にまで高められ得る逆方向電圧を構成する。従っ
て、誘導性負荷に印加された駆動電圧は制御可能なスイ
ッチに降下した電圧にパワーＭＯＳＦＥＴのゲート−ソ
ース間電圧を加算したツェナー電圧である。従って、誘
導性負荷への駆動電圧は主としてツェナー電圧の選定に
よって調整され得る。ツェナー電圧が高い場合には磁気
エネルギーは急速に消滅する。
特許第０２３９８６１号明細書に記載されている。電流
の流れる誘導性負荷に着目すると、誘導性負荷の切離し
は制御可能なスイッチのスイッチングオンによって行わ
れる。この制御可能なスイッチはパワーＭＯＳＦＥＴの
ゲート−ソース間容量を放電させ、それによってこのパ
ワーＭＯＳＦＥＴが遮断し始める。誘導性負荷を流れる
電流は引き続いて流れ、ツェナーダイオードに、ツェナ
ー電圧にまで高められ得る逆方向電圧を構成する。従っ
て、誘導性負荷に印加された駆動電圧は制御可能なスイ
ッチに降下した電圧にパワーＭＯＳＦＥＴのゲート−ソ
ース間電圧を加算したツェナー電圧である。従って、誘
導性負荷への駆動電圧は主としてツェナー電圧の選定に
よって調整され得る。ツェナー電圧が高い場合には磁気
エネルギーは急速に消滅する。
【０００３】パワーＭＯＳＦＥＴが電子スイッチによっ
て駆動される場合、遮断状態のそのゲート端子には零ボ
ルトが与えられる。今、誘導性負荷の電圧が反転する
と、パワーＭＯＳＦＥＴはそのエミッタ電位がゼロ以下
のカットオフ電圧に低下する場合には再びスイッチング
オンされ得る。従って、誘導性負荷の駆動電圧はパワー
ＭＯＳＦＥＴのカットオフ電圧に一致するような値に制
限される。それにより磁気エネルギーはこの場合にはゆ
っくり消滅する。
て駆動される場合、遮断状態のそのゲート端子には零ボ
ルトが与えられる。今、誘導性負荷の電圧が反転する
と、パワーＭＯＳＦＥＴはそのエミッタ電位がゼロ以下
のカットオフ電圧に低下する場合には再びスイッチング
オンされ得る。従って、誘導性負荷の駆動電圧はパワー
ＭＯＳＦＥＴのカットオフ電圧に一致するような値に制
限される。それにより磁気エネルギーはこの場合にはゆ
っくり消滅する。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ツェ
ナーダイオードに逆方向に生起する電圧がツェナー電圧
以下にある限りパワーＭＯＳＦＥＴのスイッチングオン
が確実に妨げられるように、上述した種類の回路を構成
することにある。
ナーダイオードに逆方向に生起する電圧がツェナー電圧
以下にある限りパワーＭＯＳＦＥＴのスイッチングオン
が確実に妨げられるように、上述した種類の回路を構成
することにある。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために、本発明は、パワーＭＯＳＦＥＴのゲート端子
とソース端子との間に、誘導性負荷の切離し時に、ツェ
ナーダイオードのブレークダウンの際に流れる電流では
第１の高抵抗値を有しこの電流以下では第２の低抵抗値
を有するように抵抗値を制御される制御可能な抵抗を接
続したことを特徴とする。
るために、本発明は、パワーＭＯＳＦＥＴのゲート端子
とソース端子との間に、誘導性負荷の切離し時に、ツェ
ナーダイオードのブレークダウンの際に流れる電流では
第１の高抵抗値を有しこの電流以下では第２の低抵抗値
を有するように抵抗値を制御される制御可能な抵抗を接
続したことを特徴とする。
【０００６】本発明の実施態様は請求項２以下に記載さ
れている。
れている。
【０００７】
【実施例】次に本発明の一実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００８】図１に示された回路装置はソース側が誘導
性負荷２に直列接続されたパワーＭＯＳＦＥＴ１を含ん
でいる。このパワーＭＯＳＦＥＴ１と誘導性負荷２とを
直列接続したパワーＭＯＳＦＥＴ−誘導性負荷直列回路
には、２つの端子１２、１３を介して供給電圧ＶDDが印
加されている。端子１３は固定電位（例えばアース電
位）にある。パワーＭＯＳＦＥＴ１のゲート端子と端子
１３との間には、制御可能なスイッチとしてのＭＯＳＦ
ＥＴ３と、ツェナーダイオード４とを直列接続した制御
可能なスイッチ−ツェナーダイオード直列回路が接続さ
れている。ツェナーダイオード４は、誘導性負荷２を切
離す際に発生する駆動電圧に対して逆方向となるような
極性で接続されている。パワーＭＯＳＦＥＴ１のゲート
端子は端子１０に接続され、ＭＯＳＦＥＴ３のゲート端
子は端子１１に接続されている。
性負荷２に直列接続されたパワーＭＯＳＦＥＴ１を含ん
でいる。このパワーＭＯＳＦＥＴ１と誘導性負荷２とを
直列接続したパワーＭＯＳＦＥＴ−誘導性負荷直列回路
には、２つの端子１２、１３を介して供給電圧ＶDDが印
加されている。端子１３は固定電位（例えばアース電
位）にある。パワーＭＯＳＦＥＴ１のゲート端子と端子
１３との間には、制御可能なスイッチとしてのＭＯＳＦ
ＥＴ３と、ツェナーダイオード４とを直列接続した制御
可能なスイッチ−ツェナーダイオード直列回路が接続さ
れている。ツェナーダイオード４は、誘導性負荷２を切
離す際に発生する駆動電圧に対して逆方向となるような
極性で接続されている。パワーＭＯＳＦＥＴ１のゲート
端子は端子１０に接続され、ＭＯＳＦＥＴ３のゲート端
子は端子１１に接続されている。
【０００９】パワーＭＯＳＦＥＴ１のゲート端子とソー
ス端子との間にはｎチャネル形・デプレション形ＭＯＳ
ＦＥＴ５が位置している。デプレション形ＭＯＳＦＥＴ
５のソース端子はその基板に結合されている。そのゲー
ト端子は誘導性負荷２に並列接続された分圧器６のタッ
プに接続されている。分圧器６はツェナーダイオード７
と抵抗８とから構成されている。しかしながら、ツェナ
ーダイオード７は抵抗によって置換することもできる。
ス端子との間にはｎチャネル形・デプレション形ＭＯＳ
ＦＥＴ５が位置している。デプレション形ＭＯＳＦＥＴ
５のソース端子はその基板に結合されている。そのゲー
ト端子は誘導性負荷２に並列接続された分圧器６のタッ
プに接続されている。分圧器６はツェナーダイオード７
と抵抗８とから構成されている。しかしながら、ツェナ
ーダイオード７は抵抗によって置換することもできる。
【００１０】誘導性負荷２を投入するために、端子１０
に供給電圧ＶDDよりも大きい正の電圧が印加される。こ
の電圧は例えば公知のポンプ回路から供給される。
に供給電圧ＶDDよりも大きい正の電圧が印加される。こ
の電圧は例えば公知のポンプ回路から供給される。
【００１１】誘導性負荷２を切離さねばならない場合、
制御可能なスイッチ３が端子１１に印加された電圧によ
って導通制御される。それによって、パワーＭＯＳＦＥ
Ｔ１のゲート−ソース間容量が放電し、これが遮断し始
める。誘導性負荷２には図示された極性にて電圧が構成
される。パワーＭＯＳＦＥＴ１のソース端子（接続点
９）の電圧はそれによりそのゲート電圧に対して負にな
る。というのは、そのゲートには端子１０を介して零ボ
ルトが印加されているからである。それによって、パワ
ーＭＯＳＦＥＴ１は再びスイッチングオンされるおそれ
がある。
制御可能なスイッチ３が端子１１に印加された電圧によ
って導通制御される。それによって、パワーＭＯＳＦＥ
Ｔ１のゲート−ソース間容量が放電し、これが遮断し始
める。誘導性負荷２には図示された極性にて電圧が構成
される。パワーＭＯＳＦＥＴ１のソース端子（接続点
９）の電圧はそれによりそのゲート電圧に対して負にな
る。というのは、そのゲートには端子１０を介して零ボ
ルトが印加されているからである。それによって、パワ
ーＭＯＳＦＥＴ１は再びスイッチングオンされるおそれ
がある。
【００１２】このことはデプレション形ＭＯＳＦＥＴ５
によって阻止される。このデプレション形ＭＯＳＦＥＴ
５は電流源として接続されている、即ちそのソース端子
は基板に結合されている。デプレション形ＭＯＳＦＥＴ
５は、その飽和電流ＩSAT （図２）が、ツェナーダイオ
ード４がまだブレークダウンしていない時にこのツェナ
ーダイオード４を通って流れる逆方向電流よりも大きく
なるように設計されている。しかしながら、飽和電流は
ツェナーダイオード４がブレークダウンした際に流れる
電流よりも小さい。
によって阻止される。このデプレション形ＭＯＳＦＥＴ
５は電流源として接続されている、即ちそのソース端子
は基板に結合されている。デプレション形ＭＯＳＦＥＴ
５は、その飽和電流ＩSAT （図２）が、ツェナーダイオ
ード４がまだブレークダウンしていない時にこのツェナ
ーダイオード４を通って流れる逆方向電流よりも大きく
なるように設計されている。しかしながら、飽和電流は
ツェナーダイオード４がブレークダウンした際に流れる
電流よりも小さい。
【００１３】ＭＯＳＦＥＴ３のスイッチングオン後でパ
ワーＭＯＳＦＥＴ１の遮断後に誘導性負荷２に生起する
電圧は、先ず、ツェナーダイオード４と、ＭＯＳＦＥＴ
３と、デプレション形ＭＯＳＦＥＴ５とを通って流れデ
プレション形ＭＯＳＦＥＴ５の飽和電流よりも小さい電
流を生ぜしめる。従って、デプレション形ＭＯＳＦＥＴ
５には僅かなドレイン−ソース間電圧だけが降下する。
パワーＭＯＳＦＥＴ１のゲート端子とソース端子とは従
って実際上同一電位となり、それによりパワーＭＯＳＦ
ＥＴ１は遮断され続ける。誘導性負荷２の電圧がさらに
増大すると、ツェナーダイオード４のツェナー電圧ＵZ
に到達し、このツェナーダイオード４がブレークダウン
する。それによって、ツェナーダイオード４と、ＭＯＳ
ＦＥＴ３と、デプレション形ＭＯＳＦＥＴ５とを通って
流れる電流がデプレション形ＭＯＳＦＥＴの飽和電流に
到達するまで増大する。その際にデプレション形ＭＯＳ
ＦＥＴ５のドレイン−ソース間電圧が増加し、そしてパ
ワーＭＯＳＦＥＴ１はそのカットオフ電圧に到達した場
合に導通制御される。それによって誘導性負荷２の電流
が供給電圧源およびパワーＭＯＳＦＥＴ１を通って流れ
る。駆動電圧はその際には制御可能なスイッチ３のドレ
イン−ソース間電圧とデプレション形ＭＯＳＦＥＴ５の
ドレイン−ソース間電圧とを加算した電圧ＵZ により決
定される。その電圧はツェナーダイオード４の個数を適
当に選定することによって調整され得る。
ワーＭＯＳＦＥＴ１の遮断後に誘導性負荷２に生起する
電圧は、先ず、ツェナーダイオード４と、ＭＯＳＦＥＴ
３と、デプレション形ＭＯＳＦＥＴ５とを通って流れデ
プレション形ＭＯＳＦＥＴ５の飽和電流よりも小さい電
流を生ぜしめる。従って、デプレション形ＭＯＳＦＥＴ
５には僅かなドレイン−ソース間電圧だけが降下する。
パワーＭＯＳＦＥＴ１のゲート端子とソース端子とは従
って実際上同一電位となり、それによりパワーＭＯＳＦ
ＥＴ１は遮断され続ける。誘導性負荷２の電圧がさらに
増大すると、ツェナーダイオード４のツェナー電圧ＵZ
に到達し、このツェナーダイオード４がブレークダウン
する。それによって、ツェナーダイオード４と、ＭＯＳ
ＦＥＴ３と、デプレション形ＭＯＳＦＥＴ５とを通って
流れる電流がデプレション形ＭＯＳＦＥＴの飽和電流に
到達するまで増大する。その際にデプレション形ＭＯＳ
ＦＥＴ５のドレイン−ソース間電圧が増加し、そしてパ
ワーＭＯＳＦＥＴ１はそのカットオフ電圧に到達した場
合に導通制御される。それによって誘導性負荷２の電流
が供給電圧源およびパワーＭＯＳＦＥＴ１を通って流れ
る。駆動電圧はその際には制御可能なスイッチ３のドレ
イン−ソース間電圧とデプレション形ＭＯＳＦＥＴ５の
ドレイン−ソース間電圧とを加算した電圧ＵZ により決
定される。その電圧はツェナーダイオード４の個数を適
当に選定することによって調整され得る。
【００１４】負荷２を投入する際にデプレション形ＭＯ
ＳＦＥＴ５を確実に遮断するために、デプレション形Ｍ
ＯＳＦＥＴ５は端子１０に制御電圧が印加された際高い
順方向抵抗を持たなければならない。このことはそのゲ
ート端子がそのソース端子に対して分圧器６を介して負
にバイアスされることによって達成される。それによっ
てデプレション形ＭＯＳＦＥＴ５は接続点９の電圧が端
子１３の電圧よりも正となるように遮断される。
ＳＦＥＴ５を確実に遮断するために、デプレション形Ｍ
ＯＳＦＥＴ５は端子１０に制御電圧が印加された際高い
順方向抵抗を持たなければならない。このことはそのゲ
ート端子がそのソース端子に対して分圧器６を介して負
にバイアスされることによって達成される。それによっ
てデプレション形ＭＯＳＦＥＴ５は接続点９の電圧が端
子１３の電圧よりも正となるように遮断される。
【００１５】ＭＯＳＦＥＴ３は他の制御可能なスイッ
チ、例えばバイポーラトランジスタによって置換され得
る。デプレション形ＭＯＳＦＥＴ５は同様に他の制御可
能な抵抗、例えばバイポーラトランジスタによって置換
され得る。
チ、例えばバイポーラトランジスタによって置換され得
る。デプレション形ＭＯＳＦＥＴ５は同様に他の制御可
能な抵抗、例えばバイポーラトランジスタによって置換
され得る。
【図１】本発明による回路装置を示す概略回路図。
【図２】制御可能な抵抗の電圧−電流特性曲線図。
１ パワーＭＯＳＦＥＴ ２ 誘導性負荷 ３ ＭＯＳＦＥＴ ４ ツェナーダイオード ５ ｎチャネル形・デプレション形ＭＯＳＦＥＴ ６ 分圧器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フーベルト ロートライトナー オーストリア国 9500 フイラツハ フ オルケンドルフアーシユトラーセ 17 (72)発明者 ライナルト ザンダー ドイツ連邦共和国 8000 ミユンヘン 40 カール‐テオドール‐シユトラーセ 25 (72)発明者 イエネ チハニ ドイツ連邦共和国 8000 ミユンヘン 21 ハルテルシユトラーセ ６ (56)参考文献 特開 平２−75222（ＪＰ，Ａ) 特開 平２−278915（ＪＰ，Ａ) 特開 平２−182021（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (4)
- 【請求項１】 パワーＭＯＳＦＥＴ（１）と、一方では
そのソース端子に接続され他方では固定電位の端子（１
３）に接続された誘導性負荷（２）と、誘導性負荷
（２）を切離すために制御可能なスイッチ（３）とツェ
ナーダイオード（４）とを直列接続した制御可能なスイ
ッチ−ツェナーダイオード直列回路とを備え、その制御
可能なスイッチ−ツェナーダイオード直列回路がパワー
ＭＯＳＦＥＴ（１）のゲート端子と固定電位の端子との
間に配置された回路装置において、パワーＭＯＳＦＥＴ
（１）のゲート端子とソース端子との間に、誘導性負荷
（２）の切離し時に、ツェナーダイオード（４）のブレ
ークダウンの際に流れる電流では第１の高抵抗値を有し
この電流以下では第２の低抵抗値を有するように抵抗値
を制御される制御可能な抵抗（５）を接続したことを特
徴とする誘導性負荷用ＭＯＳＦＥＴを備えた回路装置。 - 【請求項２】 制御可能な抵抗（５）は、ツェナーダイ
オード（４）のブレークダウンの際に流れる電流よりも
小さい電流を供給する電流源であることを特徴とする請
求項１記載の回路装置。 - 【請求項３】 電流源（５）は、飽和電流がツェナーダ
イオードのブレークダウンの際に流れる電流よりも小さ
いデプレション形ＦＥＴであることを特徴とする請求項
２記載の回路装置。 - 【請求項４】 デプレション形ＦＥＴ（５）のゲート端
子は誘導性負荷（２）に並列接続された分圧器（６）の
タップに接続されることを特徴とする請求項３記載の回
路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90121498A EP0489935B1 (de) | 1990-11-09 | 1990-11-09 | MOSFET-Schalter für eine induktive Last |
| AT90121498.1 | 1990-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268813A JPH04268813A (ja) | 1992-09-24 |
| JP3258050B2 true JP3258050B2 (ja) | 2002-02-18 |
Family
ID=8204701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31362091A Expired - Lifetime JP3258050B2 (ja) | 1990-11-09 | 1991-10-31 | 誘導性負荷用ｍｏｓｆｅｔを備えた回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5160862A (ja) |
| EP (1) | EP0489935B1 (ja) |
| JP (1) | JP3258050B2 (ja) |
| DE (1) | DE59009841D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430401A (en) * | 1992-08-27 | 1995-07-04 | Northern Telecom Ltd. | Electronic switches |
| JPH06252727A (ja) * | 1993-02-10 | 1994-09-09 | Siemens Ag | Ｍｏｓ半導体素子の制御回路 |
| DE4329981A1 (de) * | 1993-09-04 | 1995-03-09 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Ansteuerung eines elektromagnetischen Verbrauchers |
| DE19838109B4 (de) * | 1998-08-21 | 2005-10-27 | Infineon Technologies Ag | Ansteuerschaltung für induktive Lasten |
| US7834669B2 (en) * | 2007-12-21 | 2010-11-16 | Nec Electronics Corporation | Semiconductor output circuit for controlling power supply to a load |
| JP6515241B1 (ja) | 2018-03-02 | 2019-05-15 | 田中精密工業株式会社 | 接着剤塗布装置及び接着剤塗布方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855582B2 (ja) * | 1981-11-13 | 1983-12-10 | 株式会社東芝 | 透視性テ−プカセツト |
| US4691129A (en) * | 1986-03-19 | 1987-09-01 | Siemens Aktiengesellschaft | Drive circuit for a power MOSFET with source-side load |
| US4728826A (en) * | 1986-03-19 | 1988-03-01 | Siemens Aktiengesellschaft | MOSFET switch with inductive load |
| US4808839A (en) * | 1988-04-04 | 1989-02-28 | Motorola, Inc. | Power field effect transistor driver circuit for protection from overvoltages |
| IT1226557B (it) * | 1988-07-29 | 1991-01-24 | Sgs Thomson Microelectronics | Circuito di controllo della tensione di bloccaggio di un carico induttivo pilotato con un dispositivo di potenza in configurazione "high side driver" |
| EP0369048A1 (de) * | 1988-11-15 | 1990-05-23 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laststromregelung in einem Leistungs-MOSFET |
| US5017816A (en) * | 1989-11-08 | 1991-05-21 | National Semiconductor Corp. | Adaptive gate discharge circuit for power FETS |
-
1990
- 1990-11-09 EP EP90121498A patent/EP0489935B1/de not_active Expired - Lifetime
- 1990-11-09 DE DE59009841T patent/DE59009841D1/de not_active Expired - Lifetime
-
1991
- 1991-10-31 JP JP31362091A patent/JP3258050B2/ja not_active Expired - Lifetime
- 1991-11-06 US US07/788,594 patent/US5160862A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04268813A (ja) | 1992-09-24 |
| EP0489935B1 (de) | 1995-11-02 |
| US5160862A (en) | 1992-11-03 |
| EP0489935A1 (de) | 1992-06-17 |
| DE59009841D1 (de) | 1995-12-07 |
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