JP2714996B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 238000009792 diffusion process Methods 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体集積回路装置に関し、特
に、基本セルを構成するための電界効果素子領域とバイ
ポーラトランジスタ領域とを有する半導体集積回路装置
に関する。
に、基本セルを構成するための電界効果素子領域とバイ
ポーラトランジスタ領域とを有する半導体集積回路装置
に関する。
［従来の技術］ 近年、高速動作が可能で、かつ低消費電力の論理ゲー
トとして、CMOSトランジスタとバイポーラトランジスタ
とを組合わせた、いわゆるBiCMOS論理ゲートが知られて
いる。以下の説明では、一例として、BiCMOS論理ゲート
として２入力を有するNANDゲートの場合について説明す
る。
トとして、CMOSトランジスタとバイポーラトランジスタ
とを組合わせた、いわゆるBiCMOS論理ゲートが知られて
いる。以下の説明では、一例として、BiCMOS論理ゲート
として２入力を有するNANDゲートの場合について説明す
る。
第６図は、従来の２入力を有するNANDゲートの回路図
である。第６図を参照して、A,Bは入力端子、MP1,MP2,M
P3はPMOSトランジスタ、MN1,MN2はNMOSトランジスタ、Q
1はNPNバイポーラトランジスタ、Ｙは出力端子、Vccは
電源電位、GNDは接地電位を示している。
である。第６図を参照して、A,Bは入力端子、MP1,MP2,M
P3はPMOSトランジスタ、MN1,MN2はNMOSトランジスタ、Q
1はNPNバイポーラトランジスタ、Ｙは出力端子、Vccは
電源電位、GNDは接地電位を示している。
トランジスタMP1は、ソースと基板とが電源電位Vccに
一体接続される。トランジスタMP2も、ソースと基板と
が電源電位Vccに一体接続される。トランジスタMP1およ
びMP2のドレインは、トランジスタQ1のベースに一体接
続される。トランジスタQ1のコレクタは電源電位Vccに
接続され、そのエミッタは出力端子Ｙに接続される。ト
ランジスタMP3は、ソースがトランジスタQ1のベースに
接続され、ドレインがトランジスタQ1のエミッタに接続
され、ゲートが接地電位GNDに接続され、基板が電源電
位Vccに接続される。トランジスタMN1は、ドレインがト
ランジスタQ1のエミッタに接続され、ソースがトランジ
スタMN2のドレインに接続される。トランジスタMN2は、
ソースが接地電位GNDに接続される。トランジスタMN1,M
N2の基板は、接地電位GNDに一体接続される。トランジ
スタMP1のゲートとトランジスタMN1のゲートは、入力端
子Ａに一体接続される。トランジスタMP2のゲートとト
ランジスタMN2のゲートとが入力端子Ｂに一体接続され
る。
一体接続される。トランジスタMP2も、ソースと基板と
が電源電位Vccに一体接続される。トランジスタMP1およ
びMP2のドレインは、トランジスタQ1のベースに一体接
続される。トランジスタQ1のコレクタは電源電位Vccに
接続され、そのエミッタは出力端子Ｙに接続される。ト
ランジスタMP3は、ソースがトランジスタQ1のベースに
接続され、ドレインがトランジスタQ1のエミッタに接続
され、ゲートが接地電位GNDに接続され、基板が電源電
位Vccに接続される。トランジスタMN1は、ドレインがト
ランジスタQ1のエミッタに接続され、ソースがトランジ
スタMN2のドレインに接続される。トランジスタMN2は、
ソースが接地電位GNDに接続される。トランジスタMN1,M
N2の基板は、接地電位GNDに一体接続される。トランジ
スタMP1のゲートとトランジスタMN1のゲートは、入力端
子Ａに一体接続される。トランジスタMP2のゲートとト
ランジスタMN2のゲートとが入力端子Ｂに一体接続され
る。
次に、動作について説明する。入力端子ＡおよびＢに
共にＨレベルの信号が与えられたとき、トランジスタMN
1およびMN2がオンする。一方、トランジスタMP1およびM
P2はオフするので、トランジスタQ1のベースにはベース
電流が流れない。その結果、出力端子ＹはＬレベルにも
たらされる。
共にＨレベルの信号が与えられたとき、トランジスタMN
1およびMN2がオンする。一方、トランジスタMP1およびM
P2はオフするので、トランジスタQ1のベースにはベース
電流が流れない。その結果、出力端子ＹはＬレベルにも
たらされる。
入力端子ＡおよびＢのいずれか一方または両方にＬレ
ベルの信号が与えられたとき、トランジスタMP1およびM
P2のいずれか一方または両方がオンする。したがって、
トランジスタQ1のベースにはベース電流が流れる。トラ
ンジスタMN1およびMN2のいずれか一方または両方がオフ
するので、その結果、出力端子ＹはＨレベルになる。こ
のとき、トランジスタMP3もオンしているので、出力端
子Ｙの電位は電源電位まで上昇する。
ベルの信号が与えられたとき、トランジスタMP1およびM
P2のいずれか一方または両方がオンする。したがって、
トランジスタQ1のベースにはベース電流が流れる。トラ
ンジスタMN1およびMN2のいずれか一方または両方がオフ
するので、その結果、出力端子ＹはＨレベルになる。こ
のとき、トランジスタMP3もオンしているので、出力端
子Ｙの電位は電源電位まで上昇する。
入力端子ＡおよびＢにそれぞれ与えられる入力信号の
いずれか一方または両方がＬレベルからＨレベルに遷移
したとき、トランジスタQ1のベースの電荷がトランジス
タMP3,MN1およびMN2を介して接地GNDに放電される。
いずれか一方または両方がＬレベルからＨレベルに遷移
したとき、トランジスタQ1のベースの電荷がトランジス
タMP3,MN1およびMN2を介して接地GNDに放電される。
第７図は、第６図に示したNANDゲートのレイアウトの
一例を示すレイアウト図である。第７図に示した例で
は、ゲートアレイの基本セルによってNANDゲートが構成
された場合が示される。第７図を参照して、４は電源電
位Vccが与えられた配線層、５は接地電位GNDが与えられ
た配線層、６は基本セルを構成するゲート電極、MP1,MP
2,MP3はPMOSトランジスタ、Q1はNPNバイポーラトランジ
スタ、MN1,MN2はNMOSトランジスタである。トランジス
タMP1,MP2およびMP3は、PMOSトランジスタ領域51に形成
される。トランジスタQ1はNPNバイポーラトランジスタ
領域52aに形成される。トランジスタMN1およびMN2は、N
MOSトランジスタ領域54に形成される。
一例を示すレイアウト図である。第７図に示した例で
は、ゲートアレイの基本セルによってNANDゲートが構成
された場合が示される。第７図を参照して、４は電源電
位Vccが与えられた配線層、５は接地電位GNDが与えられ
た配線層、６は基本セルを構成するゲート電極、MP1,MP
2,MP3はPMOSトランジスタ、Q1はNPNバイポーラトランジ
スタ、MN1,MN2はNMOSトランジスタである。トランジス
タMP1,MP2およびMP3は、PMOSトランジスタ領域51に形成
される。トランジスタQ1はNPNバイポーラトランジスタ
領域52aに形成される。トランジスタMN1およびMN2は、N
MOSトランジスタ領域54に形成される。
［発明が解決しようとする課題］ 第６図に示したように、従来のNANDゲートでは、トラ
ンジスタQ1のベースの電荷を放電するためにPMOSトラン
ジスタMP3を必要としている。したがって、トランジス
タMP3が第７図に示した領域51内に形成する必要があ
り、レイアウト上の高い集積度を達成するための妨げに
なっていた。
ンジスタQ1のベースの電荷を放電するためにPMOSトラン
ジスタMP3を必要としている。したがって、トランジス
タMP3が第７図に示した領域51内に形成する必要があ
り、レイアウト上の高い集積度を達成するための妨げに
なっていた。
この発明は、上記のような課題を解決するためになさ
れたもので、基本セルを構成するための電界効果素子領
域とバイポーラトランジスタ領域とを有する半導体集積
回路装置において、集積度をより高めることを目的とす
る。
れたもので、基本セルを構成するための電界効果素子領
域とバイポーラトランジスタ領域とを有する半導体集積
回路装置において、集積度をより高めることを目的とす
る。
［課題を解決するための手段］ この発明に係る半導体集積回路装置は、第１導電型チ
ャネルMOSトランジスタと、第２導電型チャネルMOSトラ
ンジスタと、バイポーラトランジスタと、抵抗素子とを
有する基本セルを含んでいる。この半導体集積回路装置
はさらに、第１導電型の半導体基板と、半導体基板の主
表面に形成される第２導電型のウェル領域と、半導体基
板の主表面に、第２導電型のウェル領域に接して延在す
るように形成される第１導電型のウェル領域とを備え
る。第２導電型のウェル領域は、その主表面に形成され
る第１の不純物濃度の第１導電型の拡散領域と、その主
表面に、第１の不純物濃度の拡散領域に接して延在する
ように形成される第２の不純物濃度の第１導電型の拡散
領域とを含む。第１の不純物濃度の拡散領域は、バイポ
ーラトランジスタのベースと抵抗素子とに対応する一体
として形成された領域を含む。第２の不純物濃度の拡散
領域は、第１導電型チャネルMOSトランジスタのソース
／ドレインに対応する領域を含む。バイポーラトランジ
スタのエミッタに対応する第２導電型の領域が、一体と
して形成された領域の主表面の一部に形成される。バイ
ポーラトランジスタのコレクタに対応する第２導電型の
領域が、第２導電型のウェル領域の主表面の一部に形成
される。第１導電型のウェル領域は、その主表面に形成
され、第２導電型チャネルMOSトランジスタのソース／
ドレインに対応する領域を含む第２導電型の拡散領域を
含む。
ャネルMOSトランジスタと、第２導電型チャネルMOSトラ
ンジスタと、バイポーラトランジスタと、抵抗素子とを
有する基本セルを含んでいる。この半導体集積回路装置
はさらに、第１導電型の半導体基板と、半導体基板の主
表面に形成される第２導電型のウェル領域と、半導体基
板の主表面に、第２導電型のウェル領域に接して延在す
るように形成される第１導電型のウェル領域とを備え
る。第２導電型のウェル領域は、その主表面に形成され
る第１の不純物濃度の第１導電型の拡散領域と、その主
表面に、第１の不純物濃度の拡散領域に接して延在する
ように形成される第２の不純物濃度の第１導電型の拡散
領域とを含む。第１の不純物濃度の拡散領域は、バイポ
ーラトランジスタのベースと抵抗素子とに対応する一体
として形成された領域を含む。第２の不純物濃度の拡散
領域は、第１導電型チャネルMOSトランジスタのソース
／ドレインに対応する領域を含む。バイポーラトランジ
スタのエミッタに対応する第２導電型の領域が、一体と
して形成された領域の主表面の一部に形成される。バイ
ポーラトランジスタのコレクタに対応する第２導電型の
領域が、第２導電型のウェル領域の主表面の一部に形成
される。第１導電型のウェル領域は、その主表面に形成
され、第２導電型チャネルMOSトランジスタのソース／
ドレインに対応する領域を含む第２導電型の拡散領域を
含む。
［作用］ この発明における半導体集積回路装置では、抵抗を構
成するための抵抗領域がバイポーラトランジスタのため
のベース領域に隣接して形成されているので、抵抗を構
成するために電界効果素子を必要としない。したがっ
て、高集積化が達成される。
成するための抵抗領域がバイポーラトランジスタのため
のベース領域に隣接して形成されているので、抵抗を構
成するために電界効果素子を必要としない。したがっ
て、高集積化が達成される。
［発明の実施例］ 第２図は、この発明の一実施例を示すNANDゲートの回
路図である。第２図を参照して、A,Bは入力端子、MP1,M
P2はPMOSトランジスタ、MN1,MN2はNMOSトランジスタ、Q
1はNPNバイポーラトランジスタ、R1は抵抗、Ｙは出力端
子、Vccは電源電位、GNDは接地電位である。
路図である。第２図を参照して、A,Bは入力端子、MP1,M
P2はPMOSトランジスタ、MN1,MN2はNMOSトランジスタ、Q
1はNPNバイポーラトランジスタ、R1は抵抗、Ｙは出力端
子、Vccは電源電位、GNDは接地電位である。
トランジスタMP1は、ソースおよび基板が電源電位Vcc
に一体接続される。同様に、トランジスタMP2も、ソー
スおよび基板が電源電位Vccに一体接続される。トラン
ジスタMP1およびMP2のドレインは、トランジスタQ1のベ
ースに一体接続される。トランジスタQ1は、コレクタが
電源電位Vccに接続され、エミッタが出力端子Ｙに接続
される。抵抗R1は、トランジスタQ1のベースとエミッタ
との間に接続される。トランジスタMN1は、ドレインが
トランジスタQ1のエミッタに接続され、ソースがトラン
ジスタMN2のドレインに接続される。トランジスタMN2の
ソースは接地電位GNDに接続される。トランジスタMN1お
よびMN2の基板は、接地電位GNDに一体接続される。トラ
ンジスタMP1およびMN1のゲートは、入力端子Ａに一体接
続される。トランジスタMP2およびMN2のゲートは入力端
子Ｂに一体接続される。
に一体接続される。同様に、トランジスタMP2も、ソー
スおよび基板が電源電位Vccに一体接続される。トラン
ジスタMP1およびMP2のドレインは、トランジスタQ1のベ
ースに一体接続される。トランジスタQ1は、コレクタが
電源電位Vccに接続され、エミッタが出力端子Ｙに接続
される。抵抗R1は、トランジスタQ1のベースとエミッタ
との間に接続される。トランジスタMN1は、ドレインが
トランジスタQ1のエミッタに接続され、ソースがトラン
ジスタMN2のドレインに接続される。トランジスタMN2の
ソースは接地電位GNDに接続される。トランジスタMN1お
よびMN2の基板は、接地電位GNDに一体接続される。トラ
ンジスタMP1およびMN1のゲートは、入力端子Ａに一体接
続される。トランジスタMP2およびMN2のゲートは入力端
子Ｂに一体接続される。
次に、動作について説明する。入力端子ＡおよびＢに
共にＨレベルの入力信号が与えられたとき、トランジス
タMN1およびMN2が共にオンする。また、トランジスタMP
1およびMP2は共にオフするので、トランジスタQ1のベー
スにはベース電流が流れない。その結果、出力端子Ｙが
Ｌレベルにもたらされる。
共にＨレベルの入力信号が与えられたとき、トランジス
タMN1およびMN2が共にオンする。また、トランジスタMP
1およびMP2は共にオフするので、トランジスタQ1のベー
スにはベース電流が流れない。その結果、出力端子Ｙが
Ｌレベルにもたらされる。
入力端子ＡおよびＢのいずれか一方または両方にＬレ
ベルの入力信号が与えられたとき、トランジスタMP1お
よびMP2のいずれか一方または両方がオンする。したが
って、トランジスタQ1のベースにはベース電流が流れ
る。トランジスタMN1およびMN2のいずれか一方または両
方がオフする。その結果、出力端子ＹはＨレベルにな
る。このとき、トランジスタQ1のベースとエミッタとの
間には、抵抗R1が接続されているので、出力端子Ｙの電
位は電源電位Vccまで上昇する。
ベルの入力信号が与えられたとき、トランジスタMP1お
よびMP2のいずれか一方または両方がオンする。したが
って、トランジスタQ1のベースにはベース電流が流れ
る。トランジスタMN1およびMN2のいずれか一方または両
方がオフする。その結果、出力端子ＹはＨレベルにな
る。このとき、トランジスタQ1のベースとエミッタとの
間には、抵抗R1が接続されているので、出力端子Ｙの電
位は電源電位Vccまで上昇する。
入力端子ＡおよびＢに与えられる入力信号のいずれか
一方または両方がＬレベルからＨレベルに遷移したと
き、トランジスタQ1のベースの電荷が抵抗R1,トランジ
スタMN1およびMN2を介して接地電位GNDに放電される。
一方または両方がＬレベルからＨレベルに遷移したと
き、トランジスタQ1のベースの電荷が抵抗R1,トランジ
スタMN1およびMN2を介して接地電位GNDに放電される。
第１図は、この発明の一実施例を示すNANDゲートのレ
イアウト図である。第１図を参照して、４は電源電位Vc
cが与えられる配線層、５は接地電位GNDが与えられる配
線層、６は基本セルを構成するためのゲート電極、MP1,
MP2はPMOSトランジスタ、Q1はNPNバイポーラトランジス
タ、R1は抵抗、MN1,MN2はNMOSトランジスタ、A,Bは入力
端子、Ｙは出力端子を示す。
イアウト図である。第１図を参照して、４は電源電位Vc
cが与えられる配線層、５は接地電位GNDが与えられる配
線層、６は基本セルを構成するためのゲート電極、MP1,
MP2はPMOSトランジスタ、Q1はNPNバイポーラトランジス
タ、R1は抵抗、MN1,MN2はNMOSトランジスタ、A,Bは入力
端子、Ｙは出力端子を示す。
トランジスタMP1およびMP2はPMOSトランジスタ領域51
内に形成される。トランジスタQ1および抵抗R1は領域52
内に形成される。領域52は、NPNバイポーラトランジス
タ領域52aと、抵抗素子領域52bとを含む。領域53は抵抗
R1を配線層に接続するための領域である。トランジスタ
MN1およびMN2はNMOSトランジスタ領域54内に形成され
る。領域51,52aおよび54は、第７図に示した各領域51,5
2aおよび54にそれぞれ対応する。
内に形成される。トランジスタQ1および抵抗R1は領域52
内に形成される。領域52は、NPNバイポーラトランジス
タ領域52aと、抵抗素子領域52bとを含む。領域53は抵抗
R1を配線層に接続するための領域である。トランジスタ
MN1およびMN2はNMOSトランジスタ領域54内に形成され
る。領域51,52aおよび54は、第７図に示した各領域51,5
2aおよび54にそれぞれ対応する。
第１図において特に注目すべきことは、NPNバイポー
ラトランジスタ領域52aに隣接して抵抗素子領域52bが形
成されていることである。実際には、これらの領域52a
および52bは、同一のプロセスにおいてP-拡散層として
形成される。これに加えて、抵抗素子領域52bの一端と
配線層を接続するための領域53が形成されている。
ラトランジスタ領域52aに隣接して抵抗素子領域52bが形
成されていることである。実際には、これらの領域52a
および52bは、同一のプロセスにおいてP-拡散層として
形成される。これに加えて、抵抗素子領域52bの一端と
配線層を接続するための領域53が形成されている。
第３図は、第１図に示した矢視III-IIIの部分の断面
構造図である。第３図を参照して、Ｐ型基板30の表面に
エピタキシャル層Epが積層形成される。基板30とエピタ
キシャル層Epとの間に、所定の間隔を隔ててN+埋込み層
31およびP+埋込み層32がそれぞれ形成される。エピタキ
シャル層Ep内には、Ｎウェル33が埋込み層31上に形成さ
れ、Ｐウェル34が埋込み層32上に形成される。エピタキ
シャル層Epの表面には、適切な間隔を隔てて素子分離酸
化膜層11ないし15が形成される。Ｎウェル33の領域内で
は、Ｎウェル33への電極取出し領域として、N+拡散層21
が酸化膜層11および12の間に形成される。領域51内にお
いて、PMOSトランジスタのソース／ドレイン電極を構成
するための領域としてのP+拡散層22が形成される。領域
52において、P-拡散層23および28が形成される。拡散層
23および28は、同時にかつ一体として形成される。拡散
層23は領域52a内に形成され、NPNバイポーラトランジス
タのベース領域として設けられる。拡散層28は、領域52
b内に形成され、Ｐ型拡散抵抗素子を形成するために設
けられる。拡散層23内に、NPNバイポーラトランジスタ
のエミッタを構成するN+拡散層24が形成される。領域53
には、抵抗素子を構成する拡散層28の電極領域として、
P+拡散層25が形成される。領域54には、NMOSトランジス
タのソース／ドレイン電極領域として、N+拡散層26が酸
化膜層13と14との間に形成される。Ｐウェル34の電極取
出し領域として、P+拡散層27が酸化膜層14と15との間に
形成される。拡散層21は、領域51内に形成されるPMOSト
ランジスタの基板電位を固定するための電極としての機
能と、領域52a内に形成されるNPNバイポーラトランジス
タのコレクタ電極としての機能とを兼ねている。PMOSト
ランジスタの基板は、電源電位Vccにもたらされている
ので、NPNバイポーラトランジスタのコレクタも電源電
位Vccに固定される。
構造図である。第３図を参照して、Ｐ型基板30の表面に
エピタキシャル層Epが積層形成される。基板30とエピタ
キシャル層Epとの間に、所定の間隔を隔ててN+埋込み層
31およびP+埋込み層32がそれぞれ形成される。エピタキ
シャル層Ep内には、Ｎウェル33が埋込み層31上に形成さ
れ、Ｐウェル34が埋込み層32上に形成される。エピタキ
シャル層Epの表面には、適切な間隔を隔てて素子分離酸
化膜層11ないし15が形成される。Ｎウェル33の領域内で
は、Ｎウェル33への電極取出し領域として、N+拡散層21
が酸化膜層11および12の間に形成される。領域51内にお
いて、PMOSトランジスタのソース／ドレイン電極を構成
するための領域としてのP+拡散層22が形成される。領域
52において、P-拡散層23および28が形成される。拡散層
23および28は、同時にかつ一体として形成される。拡散
層23は領域52a内に形成され、NPNバイポーラトランジス
タのベース領域として設けられる。拡散層28は、領域52
b内に形成され、Ｐ型拡散抵抗素子を形成するために設
けられる。拡散層23内に、NPNバイポーラトランジスタ
のエミッタを構成するN+拡散層24が形成される。領域53
には、抵抗素子を構成する拡散層28の電極領域として、
P+拡散層25が形成される。領域54には、NMOSトランジス
タのソース／ドレイン電極領域として、N+拡散層26が酸
化膜層13と14との間に形成される。Ｐウェル34の電極取
出し領域として、P+拡散層27が酸化膜層14と15との間に
形成される。拡散層21は、領域51内に形成されるPMOSト
ランジスタの基板電位を固定するための電極としての機
能と、領域52a内に形成されるNPNバイポーラトランジス
タのコレクタ電極としての機能とを兼ねている。PMOSト
ランジスタの基板は、電源電位Vccにもたらされている
ので、NPNバイポーラトランジスタのコレクタも電源電
位Vccに固定される。
P+拡散層22とP-拡散層23および28とP+拡散層25は、第
２図に示すように隣接した２つのゲート電極６によりそ
れぞれ分離されているので、隣接した２つのゲート電極
間のP+拡散層22とP-拡散層23および28とP+拡散層25の電
気的接続を互いに切断することができない。このため、
領域51内のPMOSトランジスタのソース／ドレイン電極領
域のP+拡散層22は、領域52a内のNPNバイポーラトランジ
スタのベースが接続されている。したがって、領域51内
のPMOSトランジスタのソース／ドレイン電極領域のP+拡
散層22は、領域52a内のNPNバイポーラトランジスタのベ
ース取出し電極を兼ねている。また、領域52a内のNPNバ
イポーラトランジスタのベースは、領域52b内のＰ型拡
散抵抗を形成するP-拡散層28と同一であるので、Ｐ型拡
散抵抗とNPNバイポーラトランジスタのベースとPMOSト
ランジスタのソース／ドレインは、電気的に接続されて
いる。同様に、領域52b内のＰ型拡散抵抗を形成するP-
拡散層28と領域53内のＰ型拡散抵抗の電極領域としての
P+拡散層25とが電気的に接続されている。
２図に示すように隣接した２つのゲート電極６によりそ
れぞれ分離されているので、隣接した２つのゲート電極
間のP+拡散層22とP-拡散層23および28とP+拡散層25の電
気的接続を互いに切断することができない。このため、
領域51内のPMOSトランジスタのソース／ドレイン電極領
域のP+拡散層22は、領域52a内のNPNバイポーラトランジ
スタのベースが接続されている。したがって、領域51内
のPMOSトランジスタのソース／ドレイン電極領域のP+拡
散層22は、領域52a内のNPNバイポーラトランジスタのベ
ース取出し電極を兼ねている。また、領域52a内のNPNバ
イポーラトランジスタのベースは、領域52b内のＰ型拡
散抵抗を形成するP-拡散層28と同一であるので、Ｐ型拡
散抵抗とNPNバイポーラトランジスタのベースとPMOSト
ランジスタのソース／ドレインは、電気的に接続されて
いる。同様に、領域52b内のＰ型拡散抵抗を形成するP-
拡散層28と領域53内のＰ型拡散抵抗の電極領域としての
P+拡散層25とが電気的に接続されている。
第４図は、第１図に示した矢視IV-IVの部分の断面構
造図である。第４図において、第３図に示した構造に対
応する部分の断面構造が示される。
造図である。第４図において、第３図に示した構造に対
応する部分の断面構造が示される。
第２図に示した実施例では、PMOSトランジスタ領域内
にNPNバイポーラトランジスタとＰ型拡散抵抗素子とが
形成される場合について説明したが、この実施例とは相
補な関係となる断面構造においても、この発明を適用で
きることが指摘される。すなわち、第５図に示すよう
に、NMOSトランジスタ領域内にPNPバイポーラトランジ
スタと、Ｎ型拡散抵抗素子とが形成される。各領域61,6
2a,62b,63および64は、第３図に示した各領域51,52a,52
b,53および54にそれぞれ対応する。第５図に示した実施
例においても、第１図に示した実施例と同様の効果が得
られる。いずれの実施例においても、半導体基板の導電
型はＰ型またはＮ型のいずれをも使用することができ
る。
にNPNバイポーラトランジスタとＰ型拡散抵抗素子とが
形成される場合について説明したが、この実施例とは相
補な関係となる断面構造においても、この発明を適用で
きることが指摘される。すなわち、第５図に示すよう
に、NMOSトランジスタ領域内にPNPバイポーラトランジ
スタと、Ｎ型拡散抵抗素子とが形成される。各領域61,6
2a,62b,63および64は、第３図に示した各領域51,52a,52
b,53および54にそれぞれ対応する。第５図に示した実施
例においても、第１図に示した実施例と同様の効果が得
られる。いずれの実施例においても、半導体基板の導電
型はＰ型またはＮ型のいずれをも使用することができ
る。
このように、第１図に示したレイアウト図からわかる
ように、バイポーラトランジスタQ1のベースに接続され
る抵抗R1が、第３図に示すようにベースを構成するP-拡
散領域23に隣接して形成されたP-拡散領域28によって構
成されるので、第７図に示した従来のレイアウト図と比
較すると、NANDゲートの占有面積が減少される。すなわ
ち、抵抗R1がバイポーラトランジスタQ1と並んで形成さ
れるので、PMOSトランジスタ領域51における横方向の占
有面積が必要とされない。その結果、BiCMOSゲートアレ
イにおける高集積化が図れる。
ように、バイポーラトランジスタQ1のベースに接続され
る抵抗R1が、第３図に示すようにベースを構成するP-拡
散領域23に隣接して形成されたP-拡散領域28によって構
成されるので、第７図に示した従来のレイアウト図と比
較すると、NANDゲートの占有面積が減少される。すなわ
ち、抵抗R1がバイポーラトランジスタQ1と並んで形成さ
れるので、PMOSトランジスタ領域51における横方向の占
有面積が必要とされない。その結果、BiCMOSゲートアレ
イにおける高集積化が図れる。
なお、上記の説明では、BiCMOSゲートアレイにおける
NANDゲートにこの発明が適用される場合について説明が
なされたが、この発明の適用範囲がNANDゲートに限られ
るものではないことが指摘される。すなわち、この発明
は、バイポーラトランジスタのベースに接続された抵抗
素子を有する回路を構成する場合において、その高集積
化のために有効であることが指摘される。
NANDゲートにこの発明が適用される場合について説明が
なされたが、この発明の適用範囲がNANDゲートに限られ
るものではないことが指摘される。すなわち、この発明
は、バイポーラトランジスタのベースに接続された抵抗
素子を有する回路を構成する場合において、その高集積
化のために有効であることが指摘される。
［発明の効果］ 以上のように、この発明によれば、バイポーラトラン
ジスタのベース領域と抵抗素子領域が融合して形成され
るので、バイポーラトランジスタのベースに接続される
抵抗素子を有する半導体集積回路装置の集積度をより高
めることができる。
ジスタのベース領域と抵抗素子領域が融合して形成され
るので、バイポーラトランジスタのベースに接続される
抵抗素子を有する半導体集積回路装置の集積度をより高
めることができる。
第１図は、この発明の一実施例を示すNANDゲートのレイ
アウト図である。第２図は、第１図に示したNANDゲート
の回路図である。第３図は、第１図に示した矢視III-II
Iの部分の断面構造図である。第４図は、第１図に示し
た矢視IV-IVの部分の断面構造図である。第５図は、こ
の発明の別の実施例を示すゲートアレイの断面構造図で
ある。第６図は、従来のNANDゲートの回路図である。第
７図は、第６図に示したNANDゲートのレイアウト図であ
る。 図において、51はPMOSトランジスタ領域、52aはNPNバイ
ポーラトランジスタ領域、52bは抵抗素子領域、53はコ
ンタクト電極領域、54はNMOSトランジスタ領域である。
アウト図である。第２図は、第１図に示したNANDゲート
の回路図である。第３図は、第１図に示した矢視III-II
Iの部分の断面構造図である。第４図は、第１図に示し
た矢視IV-IVの部分の断面構造図である。第５図は、こ
の発明の別の実施例を示すゲートアレイの断面構造図で
ある。第６図は、従来のNANDゲートの回路図である。第
７図は、第６図に示したNANDゲートのレイアウト図であ
る。 図において、51はPMOSトランジスタ領域、52aはNPNバイ
ポーラトランジスタ領域、52bは抵抗素子領域、53はコ
ンタクト電極領域、54はNMOSトランジスタ領域である。
Claims (1)
- 【請求項１】第１導電型チャネルMOSトランジスタ（MP
1,MP2）と、第２導電型チャネルMOSトランジスタ（MN1,
MN2）と、バイポーラトランジスタ（Q1）と、抵抗素子
（R1）とを有する基本セルを含む半導体集積回路装置で
あって、 第１導電型の半導体基板（30）と、 前記半導体基板（30）の主表面に形成される第２導電型
のウェル領域（33）と、 前記半導体基板（30）の主表面に、前記第２導電型のウ
ェル領域（33）に接して延在するように形成される第１
導電型のウェル領域（34）とを備え、 前記第２導電型のウェル領域（33）は、 その主表面に形成される第１の不純物濃度の第１導電型
の拡散領域（52）と、 その主表面に、前記第１の不純物濃度の拡散領域（52）
に接して延在するように形成される第２の不純物濃度の
第１導電型の拡散領域（51）とを含み、 前記第１の不純物濃度の拡散領域（52）は、前記バイポ
ーラトランジスタのベースと前記抵抗素子とに対応する
一体として形成された領域（23,28）を含み、 前記第２の不純物濃度の拡散領域（51）は、前記第１導
電型チャネルMOSトランジスタのソース／ドレインに対
応する領域（22）を含み、 前記バイポーラトランジスタのエミッタに対応する第２
導電型の領域（24）が、前記一体として形成された領域
（23,28）の主表面の一部に形成され、 前記バイポーラトランジスタのコレクタに対応する第２
導電型の領域（21）が、前記第２導電型のウェル領域
（33）の主表面の一部に形成され、 前記第１導電型のウェル領域（34）は、 その主表面に形成され、前記第２導電型チャネルMOSト
ランジスタのソース／ドレインに対応する領域（26）を
含む第２導電型の拡散領域（54）を含む、半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211367A JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
| US07/739,144 US5278436A (en) | 1990-08-08 | 1991-08-01 | Semiconductor integrated circuit device for forming logic circuit including resistance element connected to bipolar transistor with smaller occupied area |
| DE4126289A DE4126289C2 (de) | 1990-08-08 | 1991-08-08 | Integrierte Halbleiterschaltungseinrichtung mit BICMOS-Basiszellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211367A JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493076A JPH0493076A (ja) | 1992-03-25 |
| JP2714996B2 true JP2714996B2 (ja) | 1998-02-16 |
Family
ID=16604795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211367A Expired - Fee Related JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5278436A (ja) |
| JP (1) | JP2714996B2 (ja) |
| DE (1) | DE4126289C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720816B2 (ja) * | 1995-03-31 | 1998-03-04 | 日本電気株式会社 | ＢｉＭＯＳ集積回路 |
| US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
| JP2000150667A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| US7026690B2 (en) * | 2003-02-12 | 2006-04-11 | Micron Technology, Inc. | Memory devices and electronic systems comprising integrated bipolar and FET devices |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| US4958213A (en) * | 1987-12-07 | 1990-09-18 | Texas Instruments Incorporated | Method for forming a transistor base region under thick oxide |
| JPH0831581B2 (ja) * | 1988-02-19 | 1996-03-27 | 株式会社東芝 | 半導体装置 |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| DE3902641A1 (de) * | 1989-01-30 | 1990-08-02 | Asic Halbleiter Gmbh | Multifunktionszelle fuer kundenspezifische integrierte schaltungen |
| JPH0350767A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | バイポーラｃｍｏｓゲートアレイ半導体装置 |
| JPH03217055A (ja) * | 1990-01-22 | 1991-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JP2661318B2 (ja) * | 1990-03-27 | 1997-10-08 | 日本電気株式会社 | 半導体装置 |
| JP2609746B2 (ja) * | 1990-07-19 | 1997-05-14 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-08-08 JP JP2211367A patent/JP2714996B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-01 US US07/739,144 patent/US5278436A/en not_active Expired - Lifetime
- 1991-08-08 DE DE4126289A patent/DE4126289C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0493076A (ja) | 1992-03-25 |
| US5278436A (en) | 1994-01-11 |
| DE4126289A1 (de) | 1992-02-13 |
| DE4126289C2 (de) | 1996-03-28 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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