JPH1065146A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH1065146A JPH1065146A JP8222850A JP22285096A JPH1065146A JP H1065146 A JPH1065146 A JP H1065146A JP 8222850 A JP8222850 A JP 8222850A JP 22285096 A JP22285096 A JP 22285096A JP H1065146 A JPH1065146 A JP H1065146A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- integrated circuit
- drain
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 abstract description 17
- 239000002184 metal Substances 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 3
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力トランジスタとしてＭＯＳトランジスタ
を用いる半導体集積回路装置において、そのゲート電極
の分布定数的な配線抵抗を容易に低減できるような構造
にすることによりそのスイッチング速度及び伝達効率を
高められるようにし、半導体集積回路装置の損失を低減
してこの半導体装置を用いた機器の動作可能時間を容易
に伸ばせられるようにする。 【解決手段】 大電流を出力するためのトランジスタと
してＭＯＳ型のトランジスタＴ１を用いる半導体集積回
路装置において、トランジスタＴ１のソース及びドレイ
ンは周囲をゲート電極２で囲まれた複数個のソース領域
１ａ及びドレイン領域１ｂがそれぞれ並列に接続するよ
うにして形成する。
を用いる半導体集積回路装置において、そのゲート電極
の分布定数的な配線抵抗を容易に低減できるような構造
にすることによりそのスイッチング速度及び伝達効率を
高められるようにし、半導体集積回路装置の損失を低減
してこの半導体装置を用いた機器の動作可能時間を容易
に伸ばせられるようにする。 【解決手段】 大電流を出力するためのトランジスタと
してＭＯＳ型のトランジスタＴ１を用いる半導体集積回
路装置において、トランジスタＴ１のソース及びドレイ
ンは周囲をゲート電極２で囲まれた複数個のソース領域
１ａ及びドレイン領域１ｂがそれぞれ並列に接続するよ
うにして形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、詳しくはその出力回路として用いられるトランジス
タの構成に関する。
し、詳しくはその出力回路として用いられるトランジス
タの構成に関する。
【０００２】
【従来の技術】電池を電源とする携帯機器の駆動回路等
やスイッチング電源のスイッチ回路等では、半導体集積
回路装置の消費電流を低減して機器の動作可能時間を少
しでも長くするために、出力等の大電流が流れるトラン
ジスタに図２の回路図に示すようにＭＯＳ型のトランジ
スタ（以下「ＭＯＳトランジスタ」と略す）を用いるこ
とも多かった。即ち、ＭＯＳトランジスタは電圧制御で
動作しバイポーラ型のトランジスタのようにベース電流
を流す必要がないので、少なくともベース電流として消
費される電力分は機器の動作時間を伸ばせるようにな
る。特に、駆動する電流の大きい出力用のトランジスタ
の場合はベース電流による損失も無視できないことが多
かった。
やスイッチング電源のスイッチ回路等では、半導体集積
回路装置の消費電流を低減して機器の動作可能時間を少
しでも長くするために、出力等の大電流が流れるトラン
ジスタに図２の回路図に示すようにＭＯＳ型のトランジ
スタ（以下「ＭＯＳトランジスタ」と略す）を用いるこ
とも多かった。即ち、ＭＯＳトランジスタは電圧制御で
動作しバイポーラ型のトランジスタのようにベース電流
を流す必要がないので、少なくともベース電流として消
費される電力分は機器の動作時間を伸ばせるようにな
る。特に、駆動する電流の大きい出力用のトランジスタ
の場合はベース電流による損失も無視できないことが多
かった。
【０００３】図２に示す出力回路は、第１の電源電圧
（ＶDD１）と基準電位（ＧＮＤ）との間に直列に接続さ
れたＮ型のＭＯＳトランジスタＴ１及びＴ２と、ＭＯＳ
トランジスタＴ１のゲートに配線Ｓ１を介してドレイン
が接続されたＰ型のＭＯＳトランジスタＴ３及びＮ型の
ＭＯＳトランジスタＴ４と、から構成されている。そし
て、ＭＯＳトランジスタＴ３のソースはＶDD１よりも電
圧値の高い第２の電源電圧（ＶDD２）に接続されるとと
もにＭＯＳトランジスタＴ４のソースはＧＮＤに接続さ
れ、ＭＯＳトランジスタＴ２、Ｔ３及びＴ４のゲートは
図示しない他の回路からの制御信号が接続され、ＭＯＳ
トランジスタＴ１及びＴ２の接続点は出力端子（ＯＵ
Ｔ）に接続された構成になっている。また、ＭＯＳトラ
ンジスタＴ３のＮ型の半導体基板（「サブストレート」
ともいう）はＶDD２に接続され、ＭＯＳトランジスタＴ
２及びＴ４のＰ型のウェルはＧＮＤに接続され、ＭＯＳ
トランジスタＴ１のＰ型のウェルはＯＵＴと同じ電位に
接続されている。
（ＶDD１）と基準電位（ＧＮＤ）との間に直列に接続さ
れたＮ型のＭＯＳトランジスタＴ１及びＴ２と、ＭＯＳ
トランジスタＴ１のゲートに配線Ｓ１を介してドレイン
が接続されたＰ型のＭＯＳトランジスタＴ３及びＮ型の
ＭＯＳトランジスタＴ４と、から構成されている。そし
て、ＭＯＳトランジスタＴ３のソースはＶDD１よりも電
圧値の高い第２の電源電圧（ＶDD２）に接続されるとと
もにＭＯＳトランジスタＴ４のソースはＧＮＤに接続さ
れ、ＭＯＳトランジスタＴ２、Ｔ３及びＴ４のゲートは
図示しない他の回路からの制御信号が接続され、ＭＯＳ
トランジスタＴ１及びＴ２の接続点は出力端子（ＯＵ
Ｔ）に接続された構成になっている。また、ＭＯＳトラ
ンジスタＴ３のＮ型の半導体基板（「サブストレート」
ともいう）はＶDD２に接続され、ＭＯＳトランジスタＴ
２及びＴ４のＰ型のウェルはＧＮＤに接続され、ＭＯＳ
トランジスタＴ１のＰ型のウェルはＯＵＴと同じ電位に
接続されている。
【０００４】尚、各ＭＯＳトランジスタ内の抵抗Ｒ１乃
至Ｒ４は各ＭＯＳトランジスタの導通（ＯＮ）時のＯＮ
抵抗を示し、抵抗Ｒ５はＭＯＳトランジスタＴ１のゲー
トの抵抗を示している。ＭＯＳトランジスタＴ１以外の
ＭＯＳトランジスタのゲートの抵抗はその駆動能力が比
較的小さくゲートの抵抗による影響が小さいので省略し
ている。
至Ｒ４は各ＭＯＳトランジスタの導通（ＯＮ）時のＯＮ
抵抗を示し、抵抗Ｒ５はＭＯＳトランジスタＴ１のゲー
トの抵抗を示している。ＭＯＳトランジスタＴ１以外の
ＭＯＳトランジスタのゲートの抵抗はその駆動能力が比
較的小さくゲートの抵抗による影響が小さいので省略し
ている。
【０００５】図２に示すような出力回路のＭＯＳトラン
ジスタＴ１の従来構造について図３のレイアウト図を用
いて説明する。図３のＭＯＳトランジスタＴ１′は、半
導体基板中にＮ型の不純物を導入することにより形成さ
れたソース領域１ａ及びドレイン領域１ｂとなる拡散領
域と、ソース領域１ａ及びドレイン領域１ｂ間の上方に
複数本平行に形成されたポリシリコン等からなるゲート
２と、ソース領域１ａ及びドレイン領域１ｂをそれぞれ
複数接続して一つのソース電極及びドレイン電極とする
とともに他の回路や出力端子に接続するためのアルミニ
ウム等からなる金属配線層３ａ及び３ｂと、各拡散領域
と各金属配線層とを電気的に接続するための接続孔
（「コンタクト」ともいう）４とから構成されているよ
うすを示している。尚、各製造工程は一般的なＭＯＳプ
ロセスによって形成すれば良いので、製造方法の詳細な
説明は省略する。
ジスタＴ１の従来構造について図３のレイアウト図を用
いて説明する。図３のＭＯＳトランジスタＴ１′は、半
導体基板中にＮ型の不純物を導入することにより形成さ
れたソース領域１ａ及びドレイン領域１ｂとなる拡散領
域と、ソース領域１ａ及びドレイン領域１ｂ間の上方に
複数本平行に形成されたポリシリコン等からなるゲート
２と、ソース領域１ａ及びドレイン領域１ｂをそれぞれ
複数接続して一つのソース電極及びドレイン電極とする
とともに他の回路や出力端子に接続するためのアルミニ
ウム等からなる金属配線層３ａ及び３ｂと、各拡散領域
と各金属配線層とを電気的に接続するための接続孔
（「コンタクト」ともいう）４とから構成されているよ
うすを示している。尚、各製造工程は一般的なＭＯＳプ
ロセスによって形成すれば良いので、製造方法の詳細な
説明は省略する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳトランジスタで駆動能力を大きくするときの構造
は、図３に示すように、単位チャネル幅（Ｗ′）がチャ
ネル長（Ｌ）の数十倍乃至数百倍もあるＭＯＳトランジ
スタを並列に複数接続して一つのＭＯＳトランジスタＴ
１′とするようになっていたので、以下のような問題が
あった。
ＭＯＳトランジスタで駆動能力を大きくするときの構造
は、図３に示すように、単位チャネル幅（Ｗ′）がチャ
ネル長（Ｌ）の数十倍乃至数百倍もあるＭＯＳトランジ
スタを並列に複数接続して一つのＭＯＳトランジスタＴ
１′とするようになっていたので、以下のような問題が
あった。
【０００７】即ち、ゲート２となるポリシリコンの単位
面積当たりの抵抗値（比抵抗）は一般的に数十Ωもあり
ながら拡散領域の外側で金属配線層３ｃにより接続され
るだけなので、ポリシリコンよりも比抵抗値の低い金属
配線層３ｃから離れた位置のゲート２はその分布定数的
な抵抗及び寄生容量とＭＯＳトランジスタＴ３及びＴ４
のＯＮ抵抗Ｒ３及びＲ４の影響等により信号の伝達が遅
れてしまい、ＭＯＳトランジスタＴ１′の導通及び遮断
の切換速さ（「スイッチング速度」という）が遅くなっ
てしまうため、スイッチング速度を余り速くできなかっ
た。また、スイッチング速度が遅いとスイッチング時に
電源線間に貫通電流が流れて損失が大きくなってしまう
ので、伝達効率を高めて機器の動作可能時間を更に伸ば
すのが難しかった。
面積当たりの抵抗値（比抵抗）は一般的に数十Ωもあり
ながら拡散領域の外側で金属配線層３ｃにより接続され
るだけなので、ポリシリコンよりも比抵抗値の低い金属
配線層３ｃから離れた位置のゲート２はその分布定数的
な抵抗及び寄生容量とＭＯＳトランジスタＴ３及びＴ４
のＯＮ抵抗Ｒ３及びＲ４の影響等により信号の伝達が遅
れてしまい、ＭＯＳトランジスタＴ１′の導通及び遮断
の切換速さ（「スイッチング速度」という）が遅くなっ
てしまうため、スイッチング速度を余り速くできなかっ
た。また、スイッチング速度が遅いとスイッチング時に
電源線間に貫通電流が流れて損失が大きくなってしまう
ので、伝達効率を高めて機器の動作可能時間を更に伸ば
すのが難しかった。
【０００８】そこで本発明は、出力トランジスタとして
ＭＯＳトランジスタを用いる半導体集積回路装置におい
て、そのゲートの分布定数的な配線抵抗を容易に低減で
きるような構造にすることによりそのスイッチング速度
及び伝達効率を高められるようにし、半導体集積回路装
置の損失を低減してこの半導体装置を用いた機器の動作
可能時間を容易に伸ばせられるようにすることを目的と
する。
ＭＯＳトランジスタを用いる半導体集積回路装置におい
て、そのゲートの分布定数的な配線抵抗を容易に低減で
きるような構造にすることによりそのスイッチング速度
及び伝達効率を高められるようにし、半導体集積回路装
置の損失を低減してこの半導体装置を用いた機器の動作
可能時間を容易に伸ばせられるようにすることを目的と
する。
【０００９】
【課題を解決するための手段】上記の問題を解決するた
めに、請求項１の記載に係わる半導体集積回路装置は、
大電流を出力するためのトランジスタとしてＭＯＳ型の
トランジスタＴ１を用いる半導体集積回路装置におい
て、トランジスタＴ１のソース及びドレインは周囲をゲ
ート２で囲まれた複数個のソース領域１ａ及びドレイン
領域１ｂがそれぞれ並列に接続されて形成されているこ
とを特徴とする。
めに、請求項１の記載に係わる半導体集積回路装置は、
大電流を出力するためのトランジスタとしてＭＯＳ型の
トランジスタＴ１を用いる半導体集積回路装置におい
て、トランジスタＴ１のソース及びドレインは周囲をゲ
ート２で囲まれた複数個のソース領域１ａ及びドレイン
領域１ｂがそれぞれ並列に接続されて形成されているこ
とを特徴とする。
【００１０】また、請求項２の記載に係わる半導体集積
回路装置は、請求項１に記載のものにおいて、ゲート２
は格子形状に形成され、各ソース領域１ａまたはドレイ
ン領域１ｂの周辺に３つ以上のドレイン領域１ｂまたは
ソース領域１ａがそれぞれ形成されていることを特徴と
する。請求項３の記載に係わる半導体集積回路装置は、
請求項１または請求項２に記載のものにおいて、トラン
ジスタＴ１の各ソース領域１ａには、半導体基板中に形
成されたウェル領域６を所定の電位に接続するための拡
散領域１ｃがそれぞれ設けられていることを特徴とす
る。
回路装置は、請求項１に記載のものにおいて、ゲート２
は格子形状に形成され、各ソース領域１ａまたはドレイ
ン領域１ｂの周辺に３つ以上のドレイン領域１ｂまたは
ソース領域１ａがそれぞれ形成されていることを特徴と
する。請求項３の記載に係わる半導体集積回路装置は、
請求項１または請求項２に記載のものにおいて、トラン
ジスタＴ１の各ソース領域１ａには、半導体基板中に形
成されたウェル領域６を所定の電位に接続するための拡
散領域１ｃがそれぞれ設けられていることを特徴とす
る。
【００１１】本発明のような構成をとることにより、請
求項１及び請求項２に記載の半導体集積回路装置は、ポ
リシリコン層に比べて低抵抗の金属配線層との接続から
離れた位置のゲートの分布定数的な抵抗を容易に低減で
きるようになる。また、請求項３に記載の半導体集積回
路装置は、半導体基板または半導体基板中に形成された
ウェル領域の分布定数的な抵抗を容易に低減して電位を
安定させることができるようになる。
求項１及び請求項２に記載の半導体集積回路装置は、ポ
リシリコン層に比べて低抵抗の金属配線層との接続から
離れた位置のゲートの分布定数的な抵抗を容易に低減で
きるようになる。また、請求項３に記載の半導体集積回
路装置は、半導体基板または半導体基板中に形成された
ウェル領域の分布定数的な抵抗を容易に低減して電位を
安定させることができるようになる。
【００１２】
【実施例】以下、本発明の実施の形態を図１を参照しな
がら詳細に説明する。尚、本明細書では全図面を通して
同一または同様の部位には同一の符号を付して説明を簡
略化するようにしている。図１は本発明の半導体集積回
路装置に用いられる出力用のＮ型のＭＯＳトランジスタ
Ｔ１の構造を示し、図１（ａ）はその要部上面図、図１
（ｂ）は図１（ａ）のＹ１−Ｙ２に沿う断面図、図１
（ｃ）は図１（ａ）のＹ３−Ｙ４に沿う断面図を示して
いる。また、判り易くするために、各図の同一の主要部
には同じ斜線を施すとともに、断面図での各層の厚みは
模式的に表現している。
がら詳細に説明する。尚、本明細書では全図面を通して
同一または同様の部位には同一の符号を付して説明を簡
略化するようにしている。図１は本発明の半導体集積回
路装置に用いられる出力用のＮ型のＭＯＳトランジスタ
Ｔ１の構造を示し、図１（ａ）はその要部上面図、図１
（ｂ）は図１（ａ）のＹ１−Ｙ２に沿う断面図、図１
（ｃ）は図１（ａ）のＹ３−Ｙ４に沿う断面図を示して
いる。また、判り易くするために、各図の同一の主要部
には同じ斜線を施すとともに、断面図での各層の厚みは
模式的に表現している。
【００１３】図１（ａ）の上面から見たレイアウト図を
示す出力用のＭＯＳトランジスタＴ１は、格子状に配置
されたポリシリコン等によるゲート２と、周囲をゲート
２で囲まれた領域にＮ型の不純物が熱拡散またはイオン
注入等されて形成された複数個、例えば数百乃至数千個
のソース領域１ａ及びドレイン領域１ｂと、ソース領域
１ａ上に平行に形成されて複数のソース領域１ａを並列
接続して一つのソース電極とするためのアルミニウム等
による金属配線層３ａと、ドレイン領域１ｂ上に形成さ
れて複数のドレイン領域１ｂを並列接続して一つのドレ
イン電極とするための金属配線層３ｂと、ゲート２の端
部を接続してその分布定数的な抵抗値を低減するための
金属配線層３ｃと、各拡散領域と各金属配線層とを電気
的に接続するための接続孔（「コンタクト」ともいう）
４とから構成されている。
示す出力用のＭＯＳトランジスタＴ１は、格子状に配置
されたポリシリコン等によるゲート２と、周囲をゲート
２で囲まれた領域にＮ型の不純物が熱拡散またはイオン
注入等されて形成された複数個、例えば数百乃至数千個
のソース領域１ａ及びドレイン領域１ｂと、ソース領域
１ａ上に平行に形成されて複数のソース領域１ａを並列
接続して一つのソース電極とするためのアルミニウム等
による金属配線層３ａと、ドレイン領域１ｂ上に形成さ
れて複数のドレイン領域１ｂを並列接続して一つのドレ
イン電極とするための金属配線層３ｂと、ゲート２の端
部を接続してその分布定数的な抵抗値を低減するための
金属配線層３ｃと、各拡散領域と各金属配線層とを電気
的に接続するための接続孔（「コンタクト」ともいう）
４とから構成されている。
【００１４】即ち、各ソース領域１ａ及びドレイン領域
１ｂの周囲にはチャネル長がＬで単位チャネル幅がＷの
単位ＭＯＳトランジスタが多数形成されることになり、
各単位チャネル幅の合計がＭＯＳトランジスタＴ１の駆
動能力を規定する総チャネル幅となっている。また、ゲ
ート２が格子状に形成されているので、その分布定数的
な抵抗を従来に比べて容易に低抵抗化することができる
ようになっている。
１ｂの周囲にはチャネル長がＬで単位チャネル幅がＷの
単位ＭＯＳトランジスタが多数形成されることになり、
各単位チャネル幅の合計がＭＯＳトランジスタＴ１の駆
動能力を規定する総チャネル幅となっている。また、ゲ
ート２が格子状に形成されているので、その分布定数的
な抵抗を従来に比べて容易に低抵抗化することができる
ようになっている。
【００１５】図１（ｂ）及び図１（ｃ）の断面図に基づ
いてＭＯＳトランジスタＴ１の構成について更に説明す
る。図１（ｂ）に図１（ａ）のＹ１−Ｙ２に沿う断面図
を示すように、Ｎ型の半導体基板（「サブストレート」
ともいう）５の一部が選択的酸化膜（「ＬＯＣＯＳ」と
いう）７で囲まれた領域（「アクティブエリア」とい
う）にＰ型の不純物が導入されてウェル６が形成され、
ウェル６中にＮ型の不純物が導入された拡散領域１ａが
複数形成され、拡散領域１ａの上方周辺部にポリシリコ
ン層によるゲート２が形成され、各拡散領域１ａ及びゲ
ート２の上方に金属配線層３ａが形成され、ゲート２及
び金属配線層３ａの上部に酸化膜や窒化膜等による保護
膜８が形成された構成になっている。
いてＭＯＳトランジスタＴ１の構成について更に説明す
る。図１（ｂ）に図１（ａ）のＹ１−Ｙ２に沿う断面図
を示すように、Ｎ型の半導体基板（「サブストレート」
ともいう）５の一部が選択的酸化膜（「ＬＯＣＯＳ」と
いう）７で囲まれた領域（「アクティブエリア」とい
う）にＰ型の不純物が導入されてウェル６が形成され、
ウェル６中にＮ型の不純物が導入された拡散領域１ａが
複数形成され、拡散領域１ａの上方周辺部にポリシリコ
ン層によるゲート２が形成され、各拡散領域１ａ及びゲ
ート２の上方に金属配線層３ａが形成され、ゲート２及
び金属配線層３ａの上部に酸化膜や窒化膜等による保護
膜８が形成された構成になっている。
【００１６】更に、各拡散領域１ａの中央部には、拡散
領域１ａを貫くようにＰ型の不純物が導入されてウェル
６を所定の電位に接続するための拡散領域（「バッティ
ングコンタクト」という）１ｃがそれぞれ形成され、各
拡散領域１ａ及び１ｃは金属配線層３ａを介して図示し
ない出力端子ＯＵＴにそれぞれ接続されている。このよ
うな構成をしているので、ウェル６の分布定数的な抵抗
を容易に低抵抗にすることができその電位を安定に保て
るようになっている。
領域１ａを貫くようにＰ型の不純物が導入されてウェル
６を所定の電位に接続するための拡散領域（「バッティ
ングコンタクト」という）１ｃがそれぞれ形成され、各
拡散領域１ａ及び１ｃは金属配線層３ａを介して図示し
ない出力端子ＯＵＴにそれぞれ接続されている。このよ
うな構成をしているので、ウェル６の分布定数的な抵抗
を容易に低抵抗にすることができその電位を安定に保て
るようになっている。
【００１７】一方、ＭＯＳトランジスタＴ１のドレイン
は、図１（ｃ）に図１（ａ）のＹ３−Ｙ４に沿う断面図
を示すように、拡散領域１ｃに相当するものが無い以外
は拡散領域１ａと同様にして形成された複数のドレイン
領域１ｂから構成され、各ドレイン領域１ｂが金属配線
層３ｂを介して電源電圧線ＶDD１にそれぞれ接続された
構成になっている。
は、図１（ｃ）に図１（ａ）のＹ３−Ｙ４に沿う断面図
を示すように、拡散領域１ｃに相当するものが無い以外
は拡散領域１ａと同様にして形成された複数のドレイン
領域１ｂから構成され、各ドレイン領域１ｂが金属配線
層３ｂを介して電源電圧線ＶDD１にそれぞれ接続された
構成になっている。
【００１８】尚、以上の説明では、Ｎ型の半導体基板を
用いた１層配線の場合のレイアウトのみを示したが、Ｐ
型の半導体基板を用いた半導体集積回路装置でも同様に
して形成できるのはもちろんのこと、金属配線層が２層
以上の多層配線技術を用いた半導体集積回路装置でも同
様に用いることができる。また、各ソース領域全てにウ
ェル６へ所定の電位を接続するための拡散層１ｃを設け
たレイアウトを示したが、複数個毎またはゲートの周辺
部のみに拡散層１ｃを設けるようにしても構わないし、
拡散領域１ｃを拡散領域１ａの中央部以外に設けても構
わない。更に、各ソース領域１ａやドレイン領域１ｂ及
び接続孔４の形状が正方形の場合のみを示しているが、
６角形等の正方形以外の多角形であっても無効な領域が
多少形成されてしまうだけで同様な効果を期待できる。
用いた１層配線の場合のレイアウトのみを示したが、Ｐ
型の半導体基板を用いた半導体集積回路装置でも同様に
して形成できるのはもちろんのこと、金属配線層が２層
以上の多層配線技術を用いた半導体集積回路装置でも同
様に用いることができる。また、各ソース領域全てにウ
ェル６へ所定の電位を接続するための拡散層１ｃを設け
たレイアウトを示したが、複数個毎またはゲートの周辺
部のみに拡散層１ｃを設けるようにしても構わないし、
拡散領域１ｃを拡散領域１ａの中央部以外に設けても構
わない。更に、各ソース領域１ａやドレイン領域１ｂ及
び接続孔４の形状が正方形の場合のみを示しているが、
６角形等の正方形以外の多角形であっても無効な領域が
多少形成されてしまうだけで同様な効果を期待できる。
【００１９】また、図２の出力回路についてのみ示した
が、ＭＯＳトランジスタＴ２に本発明のＭＯＳトランジ
スタを用いても構わないし、ＭＯＳトランジスタＴ２乃
至Ｔ４の変わりにバイポーラ型のトランジスタを用いた
出力回路や他の構成の出力回路に用いても構わない。
が、ＭＯＳトランジスタＴ２に本発明のＭＯＳトランジ
スタを用いても構わないし、ＭＯＳトランジスタＴ２乃
至Ｔ４の変わりにバイポーラ型のトランジスタを用いた
出力回路や他の構成の出力回路に用いても構わない。
【００２０】
【発明の効果】以上に詳細を説明したように本発明の構
成によれば、請求項１及び請求項２に記載の半導体集積
回路装置は、ポリシリコン層に比べて低抵抗の金属配線
層との接続から離れた位置のゲートの分布定数的な抵抗
値を容易に低減できるようになっているので、容易にそ
のスイッチング速度及び伝達効率を高められるようにな
り、半導体集積回路装置の損失を低減してこの半導体装
置を用いた機器の動作可能時間を容易に伸ばせられるよ
うになるという効果がある。
成によれば、請求項１及び請求項２に記載の半導体集積
回路装置は、ポリシリコン層に比べて低抵抗の金属配線
層との接続から離れた位置のゲートの分布定数的な抵抗
値を容易に低減できるようになっているので、容易にそ
のスイッチング速度及び伝達効率を高められるようにな
り、半導体集積回路装置の損失を低減してこの半導体装
置を用いた機器の動作可能時間を容易に伸ばせられるよ
うになるという効果がある。
【００２１】また、請求項３に記載の半導体集積回路装
置は、半導体基板または半導体基板中に形成されたウェ
ル領域の分布定数的な抵抗値を容易に低減して電位を安
定させることができるようになっているので、出力用の
ＭＯＳトランジスタのような大面積のトランジスタ素子
でもそのレイアウトが容易になってレイアウト期間を容
易に短縮できるようになるとともに、ＭＯＳトランジス
タのＯＮ時の耐電圧を高く保つことができるようになる
という効果が有る。
置は、半導体基板または半導体基板中に形成されたウェ
ル領域の分布定数的な抵抗値を容易に低減して電位を安
定させることができるようになっているので、出力用の
ＭＯＳトランジスタのような大面積のトランジスタ素子
でもそのレイアウトが容易になってレイアウト期間を容
易に短縮できるようになるとともに、ＭＯＳトランジス
タのＯＮ時の耐電圧を高く保つことができるようになる
という効果が有る。
【図１】 本発明の半導体集積回路装置のＭＯＳトラン
ジスタの構造を示す説明図、
ジスタの構造を示す説明図、
【図２】 ＭＯＳトランジスタを用いた出力回路例を示
す回路図、
す回路図、
【図３】 従来のＭＯＳトランジスタのレイアウト例を
示す説明図である。
示す説明図である。
１ａ ：拡散領域（ソース領域） １ｂ ：拡散領域（ドレイン領域） １ｃ ：拡散領域（バッディングコンタクト） ２ ：ゲート（ポリシリコン層） ３ａ〜３ｃ：金属配線層（アルミニウム層） ４ ：接続孔（コンタクト） ５ ：半導体基板（サブストレート） ６ ：ウェル（Ｐウェル） ７ ：絶縁膜（ＬＯＣＯＳ） ８ ：保護膜
Claims (3)
- 【請求項１】 大電流を出力するためのトランジスタと
してＭＯＳ型のトランジスタを用いる半導体集積回路装
置において、前記トランジスタのソース及びドレインは
周囲をゲート電極で囲まれた複数個のソース領域及びド
レイン領域がそれぞれ並列に接続されて形成されている
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ゲート電極は格子形状に形成され、
各ソース領域またはドレイン領域の周辺に３つ以上のド
レイン領域またはソース領域がそれぞれ形成されている
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記トランジスタの各ソース領域には、
半導体基板中に形成されたウェル領域を所定の電位に接
続するための拡散領域がそれぞれ設けられていることを
特徴とする請求項１または請求項２に記載の半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222850A JPH1065146A (ja) | 1996-08-23 | 1996-08-23 | 半導体集積回路装置 |
| US08/895,367 US6121657A (en) | 1996-08-23 | 1997-07-16 | Semiconductor integrated circuit device having gates arranged in a lattice |
| KR1019970039630A KR100449874B1 (ko) | 1996-08-23 | 1997-08-20 | 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222850A JPH1065146A (ja) | 1996-08-23 | 1996-08-23 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004301094A Division JP2005051270A (ja) | 2004-10-15 | 2004-10-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065146A true JPH1065146A (ja) | 1998-03-06 |
Family
ID=16788886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222850A Pending JPH1065146A (ja) | 1996-08-23 | 1996-08-23 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6121657A (ja) |
| JP (1) | JPH1065146A (ja) |
| KR (1) | KR100449874B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000076776A1 (fr) | 1999-06-14 | 2000-12-21 | Rohm Co., Ltd. | Tete d'impression thermique |
| CN103779392A (zh) * | 2012-10-18 | 2014-05-07 | 成一电子股份有限公司 | 晶体管布局装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007844A (ja) * | 2001-04-09 | 2003-01-10 | Seiko Instruments Inc | 半導体装置 |
| US7202538B1 (en) * | 2003-08-25 | 2007-04-10 | National Semiconductor Corporation | Ultra low leakage MOSFET transistor |
| US6975133B1 (en) * | 2004-05-27 | 2005-12-13 | International Business Machines Corporation | Logic circuits having linear and cellular gate transistors |
| TWI392077B (zh) * | 2004-11-08 | 2013-04-01 | Intersil Inc | 改良之靜電放電結構 |
| TWI261891B (en) * | 2004-12-24 | 2006-09-11 | Richtek Technology Corp | Power metal oxide semiconductor transistor layout with lower output resistance and high current limit |
| US7705428B2 (en) * | 2006-03-21 | 2010-04-27 | United Microelectronics Corp. | Varactor |
| US20090072314A1 (en) * | 2007-09-19 | 2009-03-19 | Texas Instruments Incorporated | Depletion Mode Field Effect Transistor for ESD Protection |
| US8378422B2 (en) * | 2009-02-06 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection device comprising a plurality of highly doped areas within a well |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS543480A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5681972A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Mos type field effect transistor |
| US5355008A (en) * | 1993-11-19 | 1994-10-11 | Micrel, Inc. | Diamond shaped gate mesh for cellular MOS transistor array |
| JP3136885B2 (ja) * | 1994-02-02 | 2001-02-19 | 日産自動車株式会社 | パワーｍｏｓｆｅｔ |
-
1996
- 1996-08-23 JP JP8222850A patent/JPH1065146A/ja active Pending
-
1997
- 1997-07-16 US US08/895,367 patent/US6121657A/en not_active Expired - Lifetime
- 1997-08-20 KR KR1019970039630A patent/KR100449874B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000076776A1 (fr) | 1999-06-14 | 2000-12-21 | Rohm Co., Ltd. | Tete d'impression thermique |
| CN103779392A (zh) * | 2012-10-18 | 2014-05-07 | 成一电子股份有限公司 | 晶体管布局装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100449874B1 (ko) | 2004-12-23 |
| US6121657A (en) | 2000-09-19 |
| KR19980018815A (ko) | 1998-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JPH1065146A (ja) | 半導体集積回路装置 | |
| EP0381139A2 (en) | Semiconductor integrated circuit and method of manufacture thereof | |
| JP2001028423A (ja) | 半導体集積回路装置 | |
| JP2661318B2 (ja) | 半導体装置 | |
| JP2004207702A (ja) | パワートランジスタおよびそれを用いた半導体集積回路 | |
| JPH10173068A (ja) | 半導体装置 | |
| JPH0666412B2 (ja) | 積層型半導体集積回路 | |
| JPS61280650A (ja) | 入力回路 | |
| JP3038896B2 (ja) | 半導体装置 | |
| JP2005051270A (ja) | 半導体集積回路装置 | |
| JP2003100877A (ja) | 入力保護回路 | |
| JPH11177023A (ja) | 半導体装置 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JP2555794B2 (ja) | 半導体装置 | |
| JPH11145311A (ja) | 半導体装置およびその製造方法 | |
| KR0131369B1 (ko) | 전력용 반도체 장치 제조방법 | |
| JPH0548052A (ja) | 半導体装置 | |
| JP2546179B2 (ja) | 半導体装置 | |
| JPH0536913A (ja) | 半導体装置 | |
| JP2800206B2 (ja) | 半導体記憶装置 | |
| JPS5832505B2 (ja) | 半導体集積回路 | |
| JPH05335598A (ja) | 半導体装置 | |
| JPS6370541A (ja) | 半導体集積回路装置 | |
| JPH03169073A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |