JPH0350767A - バイポーラｃｍｏｓゲートアレイ半導体装置 - Google Patents
バイポーラｃｍｏｓゲートアレイ半導体装置Info
- Publication number
- JPH0350767A JPH0350767A JP18670289A JP18670289A JPH0350767A JP H0350767 A JPH0350767 A JP H0350767A JP 18670289 A JP18670289 A JP 18670289A JP 18670289 A JP18670289 A JP 18670289A JP H0350767 A JPH0350767 A JP H0350767A
- Authority
- JP
- Japan
- Prior art keywords
- type
- mosfets
- bipolar
- gate array
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＣＭＯＳゲートアレイ半導体装置に
関し、特に同一基板上にバイポーラトランジスタと相補
型ＭＯＳ Ｆ ＥＴを含む基本内部セルを備えたバイポ
ーラＣＭＯＳゲートアレイ半導体装置に関する。
関し、特に同一基板上にバイポーラトランジスタと相補
型ＭＯＳ Ｆ ＥＴを含む基本内部セルを備えたバイポ
ーラＣＭＯＳゲートアレイ半導体装置に関する。
従来、この種のバイポーラＣＭＯＳゲートアレイ半導体
装置は、内部回路においてバイポーラトランジスタを２
個使ったトーテムポール型の出力段を形成することが多
いために、１つの基本内部セル内に最低２個のバイポー
ラトランジスタを含んでいた。このためバイポーラトラ
ンジスタの使用効率を上げるために、２個１組のバイポ
ーラトランジスタに対して、Ｐ型とＮ型のＭＯＳＦＥＴ
の組を最低でも３組あるいは４組含んでいた。
装置は、内部回路においてバイポーラトランジスタを２
個使ったトーテムポール型の出力段を形成することが多
いために、１つの基本内部セル内に最低２個のバイポー
ラトランジスタを含んでいた。このためバイポーラトラ
ンジスタの使用効率を上げるために、２個１組のバイポ
ーラトランジスタに対して、Ｐ型とＮ型のＭＯＳＦＥＴ
の組を最低でも３組あるいは４組含んでいた。
ここで、ＭＯＳＦＥＴの使用効率を上げるために、Ｐ型
、Ｎ型のＭＯＳＦＥＴの組の数を減らすと逆に今度はバ
イポーラトランジスタの未使用となる割合が増え、この
ため現状の方式ではバイポーラ出力段１に対し、ＭＯＳ
ＦＥＴの組の数は３〜４が最適となる。
、Ｎ型のＭＯＳＦＥＴの組の数を減らすと逆に今度はバ
イポーラトランジスタの未使用となる割合が増え、この
ため現状の方式ではバイポーラ出力段１に対し、ＭＯＳ
ＦＥＴの組の数は３〜４が最適となる。
上述した従来のバイポーラＣＭＯＳゲートアレイ半導体
装置は、基本内部セル内に１．バイポーラトランジスタ
を２個１組とＰ型及びＮ型のＭＯＳＦＥＴを３〜４組と
を備えた構成となっているので、実際の機能回路を形成
した場合、特にひんばんに使用されるインバータや２人
カゲート回路等のブロックを形成する際に、使用しない
ＭＯＳＦＥＴが多くなり、−殻内には素子使用率からみ
ても、ＣＭＯＳゲートアレイに比べると集積度が低くな
るという欠点がある。
装置は、基本内部セル内に１．バイポーラトランジスタ
を２個１組とＰ型及びＮ型のＭＯＳＦＥＴを３〜４組と
を備えた構成となっているので、実際の機能回路を形成
した場合、特にひんばんに使用されるインバータや２人
カゲート回路等のブロックを形成する際に、使用しない
ＭＯＳＦＥＴが多くなり、−殻内には素子使用率からみ
ても、ＣＭＯＳゲートアレイに比べると集積度が低くな
るという欠点がある。
本発明の目的は、素子使用率を上げることができ、集積
度を高くすることができるバイポーラＣＭＯＳゲートア
レイ半導体装置を提供することにある。
度を高くすることができるバイポーラＣＭＯＳゲートア
レイ半導体装置を提供することにある。
本発明のバイポーラＣＭＯＳゲートアレイ半導体装置は
、同一基板上に、それぞれ１つのバイポーラトランジス
タと、複数組のＰ型ＭＯ３ＦＥＴ及びＮ型ＭＯ３ＦＥＴ
とを備えた複数の基本内部セルを有している。
、同一基板上に、それぞれ１つのバイポーラトランジス
タと、複数組のＰ型ＭＯ３ＦＥＴ及びＮ型ＭＯ３ＦＥＴ
とを備えた複数の基本内部セルを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の基本内部セルの平面レイア
ウト図である。
ウト図である。
この実施例は、１つの基本内部セル内に、１つのバイポ
ーラトランジスタ１２と、２組のＰ型ＭＯＳＦＥＴ（１
３ａ、１３ｂ）及びＮ型ＭＯ３ＦＥＴ （１４ａ、１４
ｂ）と、抵抗１１とを備えた構成となっている。
ーラトランジスタ１２と、２組のＰ型ＭＯＳＦＥＴ（１
３ａ、１３ｂ）及びＮ型ＭＯ３ＦＥＴ （１４ａ、１４
ｂ）と、抵抗１１とを備えた構成となっている。
Ｐ型ＭＯＳＦＥＴ１３ａ、１３ｂは、Ｎウェル１上に設
けられたＰ型ソース・ドレイン拡散層３及びゲート配線
層５ａ、５ｂにより形成されている。
けられたＰ型ソース・ドレイン拡散層３及びゲート配線
層５ａ、５ｂにより形成されている。
また、Ｎ型ＭＯ３ＦＥＴ１．４ａ、１４ｂは、Ｐウェル
２上に設けられたＮ型ソース・ドレイン拡散層４及びゲ
ート配線層５ｃ、５ｄにより形成されている。
２上に設けられたＮ型ソース・ドレイン拡散層４及びゲ
ート配線層５ｃ、５ｄにより形成されている。
第２図はこの実施例の等価回路図である。
このように本発明の基本内部セル２ｏ内には、１つのバ
イポーラトランジスタ１２と、２組のＰ型ＭＯＳＦＥＴ
１３ａ、１３ｂ及びＮ型ＭＯＳＦＥＴ１４ａ、１４ｂと
、抵抗１１とが設けられている６ 第３図は本発明の第２の実施例の基本内部セルの平面レ
イアウト図である。
イポーラトランジスタ１２と、２組のＰ型ＭＯＳＦＥＴ
１３ａ、１３ｂ及びＮ型ＭＯＳＦＥＴ１４ａ、１４ｂと
、抵抗１１とが設けられている６ 第３図は本発明の第２の実施例の基本内部セルの平面レ
イアウト図である。
この実施例が第１の実施例と相違する点は、バイポーラ
トランジスタ１２ａのコレクタ１２ｃを電源配線層８に
接続した点、及びＰ型Ｍ ＯＳ Ｆ ＥＴ１３ａ、１３
ｂのゲート配線層とＮ型ＭＯＳＦＥＴ１４ａ、１４ｂの
ゲート配線層とをそれぞれ互いに接続した点にある。
トランジスタ１２ａのコレクタ１２ｃを電源配線層８に
接続した点、及びＰ型Ｍ ＯＳ Ｆ ＥＴ１３ａ、１３
ｂのゲート配線層とＮ型ＭＯＳＦＥＴ１４ａ、１４ｂの
ゲート配線層とをそれぞれ互いに接続した点にある。
第４図にこの実施例の等価回路図を示す。
この実施例においては、バイポーラトランジスタ１２ａ
のコレクタ１２ｃに対する配線、及びＰ型ＭＯＳＦＥＴ
１３ａ、１３ｂとＮ型ＭＯＳＦＥＴ１４ａ、１４ｂとの
間のゲート間配線が不要になるという利点がある。
のコレクタ１２ｃに対する配線、及びＰ型ＭＯＳＦＥＴ
１３ａ、１３ｂとＮ型ＭＯＳＦＥＴ１４ａ、１４ｂとの
間のゲート間配線が不要になるという利点がある。
第５図（ａ）〜（ｃ）はこの実施例の基本内部セル２Ｏ
Ａを適用して２人力ＮＡＮＤゲートを構成したときの回
路図である。
Ａを適用して２人力ＮＡＮＤゲートを構成したときの回
路図である。
この回路は、第５図（ａ）に示されたＭＯＳＦＥＴ部分
と、第５図（ｂ）に示されたバイポーラトランジスタ部
分とを結合し、第５図（Ｃ）に示すような２人力ＮＡＮ
Ｄゲートを構成している。
と、第５図（ｂ）に示されたバイポーラトランジスタ部
分とを結合し、第５図（Ｃ）に示すような２人力ＮＡＮ
Ｄゲートを構成している。
この回路は、出力端に接続された容量性の負荷を充電す
るときのみ、バイポーラトランジスタ１．２ ａを使用
し、放電の際にはＮ型ＭＯＳＦＥＴ１４ａ、１４ｂを使
用するようになっている。
るときのみ、バイポーラトランジスタ１．２ ａを使用
し、放電の際にはＮ型ＭＯＳＦＥＴ１４ａ、１４ｂを使
用するようになっている。
第５図（Ｃ）に示された２人力ＮＡＮＤゲートの平面レ
イアウト図を第６図に示す。
イアウト図を第６図に示す。
このように、本発明による基本内部セル２０゜２ＯＡを
使用することにより、簡単な配線でしがも素子使用率の
高い内部回路を形成することができる。
使用することにより、簡単な配線でしがも素子使用率の
高い内部回路を形成することができる。
以上説明したように本発明は、１つの基本内部セル内に
複数組のＰ型及びＮ型のＭＯＳ Ｆ ＥＴと１個バイポ
ーラと抵抗とを備えた構成とすることにより、効率的に
ＭＯＳ Ｆ ＥＴとバイポーラトランジスタとを使用す
ることができるので、素子使周率を上げることができ、
従って集積度を高くすることができる効果がある。
複数組のＰ型及びＮ型のＭＯＳ Ｆ ＥＴと１個バイポ
ーラと抵抗とを備えた構成とすることにより、効率的に
ＭＯＳ Ｆ ＥＴとバイポーラトランジスタとを使用す
ることができるので、素子使周率を上げることができ、
従って集積度を高くすることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例の基
本内部セルの平面レイアウト図及び等価回路図、第３図
及び第４図はそれぞれ本発明の第２の実施例の基本内部
セル部の平面レイアウト図及び等価回路図、第５図（ａ
）〜（Ｃ）及び第６図はそれぞれ第３図に示された実施
例の基本内部セルを２人力ＮＡＮＤゲートに適用したと
きの回路図及び平面レイアウト図である。 １・・・Ｎウェル、２・・・Ｐウェル、３・・・Ｐ型ソ
ース・ドレイン拡散層、４・・・Ｎ型ソース・ドレイン
拡ｒ４！ＩＮ、５ ａ 〜５ ｆ ・・・ゲート配線層
、６，６ａ−・Ｎウェル配線層、７・・・Ｐウェル配線
層、８・・・電源配線層、９・・・接地配線層、１０ａ
〜１０ｍ・・・コンタクト、１１・・・抵抗、１２．１
２ａ・・・バイポーラトランジスタ、１３ａ、１３ｂ、
、、Ｐ型ＭＯ３ＦＥＴ、１４ａ、１４ｂ・Ｎ型ＭＯＳＦ
ＥＴ、２０゜ ０Ａ ・・・基本内部セル。
本内部セルの平面レイアウト図及び等価回路図、第３図
及び第４図はそれぞれ本発明の第２の実施例の基本内部
セル部の平面レイアウト図及び等価回路図、第５図（ａ
）〜（Ｃ）及び第６図はそれぞれ第３図に示された実施
例の基本内部セルを２人力ＮＡＮＤゲートに適用したと
きの回路図及び平面レイアウト図である。 １・・・Ｎウェル、２・・・Ｐウェル、３・・・Ｐ型ソ
ース・ドレイン拡散層、４・・・Ｎ型ソース・ドレイン
拡ｒ４！ＩＮ、５ ａ 〜５ ｆ ・・・ゲート配線層
、６，６ａ−・Ｎウェル配線層、７・・・Ｐウェル配線
層、８・・・電源配線層、９・・・接地配線層、１０ａ
〜１０ｍ・・・コンタクト、１１・・・抵抗、１２．１
２ａ・・・バイポーラトランジスタ、１３ａ、１３ｂ、
、、Ｐ型ＭＯ３ＦＥＴ、１４ａ、１４ｂ・Ｎ型ＭＯＳＦ
ＥＴ、２０゜ ０Ａ ・・・基本内部セル。
Claims (1)
- 同一基板上に、それぞれ１つのバイポーラトランジスタ
と、複数組のＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴと
を備えた複数の基本内部セルを有することを特徴とする
バイポーラＣＭＯＳゲートアレイ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670289A JPH0350767A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670289A JPH0350767A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350767A true JPH0350767A (ja) | 1991-03-05 |
Family
ID=16193139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18670289A Pending JPH0350767A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493076A (ja) * | 1990-08-08 | 1992-03-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1989
- 1989-07-18 JP JP18670289A patent/JPH0350767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493076A (ja) * | 1990-08-08 | 1992-03-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0638468B2 (ja) | 半導体集積回路装置 | |
| US4825273A (en) | Semiconductor integrated circuit device | |
| JP3260509B2 (ja) | 半導体集積回路装置 | |
| JPH0350767A (ja) | バイポーラｃｍｏｓゲートアレイ半導体装置 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JPH03276757A (ja) | 半導体装置 | |
| JPH0122733B2 (ja) | ||
| JP3474266B2 (ja) | シングルポート型ｓｒａｍ | |
| JPH02309673A (ja) | 半導体集積回路 | |
| EP0498567A1 (en) | Mixed CMOS/BiCMOS device | |
| JPS6370541A (ja) | 半導体集積回路装置 | |
| JPH05167048A (ja) | ゲートアレー | |
| JPH0548050A (ja) | 半導体装置 | |
| JPH02270372A (ja) | ベーシックセル回路 | |
| JPH02208967A (ja) | 半導体集積回路 | |
| JPS59181028A (ja) | 半導体集積回路装置 | |
| JPH03165565A (ja) | マスタースライス半導体集積回路 | |
| JPH01216568A (ja) | Ｍｏｓ型半導体装置 | |
| JPH03104158A (ja) | Ｃｍｏｓ型半導体装置 | |
| JPH0316261A (ja) | 半導体装置 | |
| JPS61245548A (ja) | 半導体集積回路装置 | |
| JPH04115570A (ja) | マスタースライス半導体集積回路 | |
| JPH0548052A (ja) | 半導体装置 | |
| JPH02172256A (ja) | 論理回路 | |
| JPH06275802A (ja) | 半導体装置 |