JP3034531B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3034531B2 JP3034531B2 JP1062701A JP6270189A JP3034531B2 JP 3034531 B2 JP3034531 B2 JP 3034531B2 JP 1062701 A JP1062701 A JP 1062701A JP 6270189 A JP6270189 A JP 6270189A JP 3034531 B2 JP3034531 B2 JP 3034531B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 CMOS型の半導体集積回路特にそのトランスミッション
ゲートトランジスタの構造に関し、 ラッチアップが起りにくゝすることを目的とし、CMOS
型半導体集積回路のトランスミッションのトランジスタ
の周囲に枠状の第１の基板コンタクト領域を設けるとと
もに、該枠内を横断する第２の基板コンタクト領域とを
設けて、トランジスタを分割し、分割されたトランジス
タの周囲を第１と第２の基板コンタクト領域の中に含ま
れる複数のコンタクトによって囲むよう構成した。
ゲートトランジスタの構造に関し、 ラッチアップが起りにくゝすることを目的とし、CMOS
型半導体集積回路のトランスミッションのトランジスタ
の周囲に枠状の第１の基板コンタクト領域を設けるとと
もに、該枠内を横断する第２の基板コンタクト領域とを
設けて、トランジスタを分割し、分割されたトランジス
タの周囲を第１と第２の基板コンタクト領域の中に含ま
れる複数のコンタクトによって囲むよう構成した。
本発明は、CMOS型の半導体集積回路特にそのトラッス
ミッションゲートのトランジスタの構造に関する。
ミッションゲートのトランジスタの構造に関する。
CMOS型の半導体集積回路は、その構造上PNPNの寄生サ
イリスタが構成されるため、ラッチアップによる素子の
破壊が問題となる。そのためラッチアップ強度が高い半
導体集積回路であることが要求される。
イリスタが構成されるため、ラッチアップによる素子の
破壊が問題となる。そのためラッチアップ強度が高い半
導体集積回路であることが要求される。
従来のトランスミッションゲートの構造を第５図に示
す。同図（ｃ）はトランスミッションゲートの回路図
で、QAはＰチャネルMOSトランジスタ、QBはＮチャネルM
OSトランジスタである。これらのトランジスタのソース
・ドレイン間を並列に接続し、ゲートには相補信号Gc,
▲▼を加える。信号GcがＨ（ハイ）レベル、▲
▼がＬ（ロー）レベルであるとトランジスタQA,QBはオ
フ、信号GcがＬレベル、▲▼がＨレベルであると
QA,QBはオンとなり、こうして端子A,Bがオン／オフされ
る。
す。同図（ｃ）はトランスミッションゲートの回路図
で、QAはＰチャネルMOSトランジスタ、QBはＮチャネルM
OSトランジスタである。これらのトランジスタのソース
・ドレイン間を並列に接続し、ゲートには相補信号Gc,
▲▼を加える。信号GcがＨ（ハイ）レベル、▲
▼がＬ（ロー）レベルであるとトランジスタQA,QBはオ
フ、信号GcがＬレベル、▲▼がＨレベルであると
QA,QBはオンとなり、こうして端子A,Bがオン／オフされ
る。
このトランスミッションゲートはCMOS集積回路に構成
され、例えばＰチャネルトランジスタQAが第５図（ｂ）
のように複数個（Qa〜Qd）並列接続したものである（ト
ランジスタの幅が大になると、そのまゝでは余りにも細
長くなってしまうので、分割して並設し、四角に近くす
る、という方法をとる。従ってQa〜Qdは本来は１つのト
ランジスタである）と、半導体基板上の構成は第５図
（ａ）の如くになる。第５図（ａ）はトランスミッショ
ンゲートのＰチャネルトランジスタと他のＮチャネルト
ランジスタの断面図である。Ｐ型基板P subにＮ型ウエ
ルN wellが形成され、これにトランジスタQa〜Qdのソー
ス・ドレインを構成するP+領域が形成され、これらの間
のゲート電極と共に図示の如く結線される。Ｎ型ウエル
には基板コンタクト領域N+も形成し、これに電源電圧V
ccを加えてＮ型ウエルが電源電位にあるようにする。Ｎ
チャネルトランジスタＱは基板P subに形成される。N+
がそのソース・ドレイン領域であり、P+は基板コンタク
ト領域で、基板P subに低電位側電源V ssを与える。
され、例えばＰチャネルトランジスタQAが第５図（ｂ）
のように複数個（Qa〜Qd）並列接続したものである（ト
ランジスタの幅が大になると、そのまゝでは余りにも細
長くなってしまうので、分割して並設し、四角に近くす
る、という方法をとる。従ってQa〜Qdは本来は１つのト
ランジスタである）と、半導体基板上の構成は第５図
（ａ）の如くになる。第５図（ａ）はトランスミッショ
ンゲートのＰチャネルトランジスタと他のＮチャネルト
ランジスタの断面図である。Ｐ型基板P subにＮ型ウエ
ルN wellが形成され、これにトランジスタQa〜Qdのソー
ス・ドレインを構成するP+領域が形成され、これらの間
のゲート電極と共に図示の如く結線される。Ｎ型ウエル
には基板コンタクト領域N+も形成し、これに電源電圧V
ccを加えてＮ型ウエルが電源電位にあるようにする。Ｎ
チャネルトランジスタＱは基板P subに形成される。N+
がそのソース・ドレイン領域であり、P+は基板コンタク
ト領域で、基板P subに低電位側電源V ssを与える。
このような構造のCMOS ICではPNPN構造つまりサイリ
スタが寄生的に発生する。第５図（ａ）のQ1,Q2,……は
このサイリスタを構成するＰチャネルまたはＮチャネル
トランジスタである。ＰチャネルトランジスタQ1は、ト
ランジスタQaのソース・ドレインであるP+領域と、Ｎ型
ウエルと、Ｐ型基板で構成され、Ｎチャネルトランジス
タQ2は、トランジスタＱのソース・ドレインであるN+領
域と、Ｐ型基板と、Ｎ型ウエルで構成され、Ｐチャネル
トランジスタQ3,Q4などもこれに準ずる。抵抗R1,R2,…
…は基板コンタクトN+（C1）とQ1のベースとの間のＮウ
エルの抵抗、基板コンタクトP+とQ2のベースとの間のP
subの抵抗、……である。
スタが寄生的に発生する。第５図（ａ）のQ1,Q2,……は
このサイリスタを構成するＰチャネルまたはＮチャネル
トランジスタである。ＰチャネルトランジスタQ1は、ト
ランジスタQaのソース・ドレインであるP+領域と、Ｎ型
ウエルと、Ｐ型基板で構成され、Ｎチャネルトランジス
タQ2は、トランジスタＱのソース・ドレインであるN+領
域と、Ｐ型基板と、Ｎ型ウエルで構成され、Ｐチャネル
トランジスタQ3,Q4などもこれに準ずる。抵抗R1,R2,…
…は基板コンタクトN+（C1）とQ1のベースとの間のＮウ
エルの抵抗、基板コンタクトP+とQ2のベースとの間のP
subの抵抗、……である。
これらのトランジスタQ1〜Q3、抵抗R1〜R7を回路図に
画くと、第６図の如くなる。これはサイリスタの等価回
路に他ならない。
画くと、第６図の如くなる。これはサイリスタの等価回
路に他ならない。
この第６図の点即ち第５図（ａ）のN+−Ｘに負のノ
イズがのるとR2−Q2−の経路で電流が流れ、トランジ
スタQ2がオンする。するとV cc−R1−R3−Q2−V ss経路
で電流が流れ、トランジスタQ1,Q3ベース電流が下る。
これがベース・エミッタ間電圧を越えるとトランジスタ
Q1,Q3がオンし、V cc−Q1−R4−R2,V cc−Q3−R6−R4−
R2の経路に電流が流れる。これはトランジスタQ2のベー
ス電流にもなり、従って点の負ノイズがなくなっても
トランジスタQ1〜Q3はオンし続け、V ccからV ssへ電流
が流れ続ける。これがCMOS ICのラッチアップ現象であ
る。第５図（ｃ）のQBに注目しても同様のことが言え
る。
イズがのるとR2−Q2−の経路で電流が流れ、トランジ
スタQ2がオンする。するとV cc−R1−R3−Q2−V ss経路
で電流が流れ、トランジスタQ1,Q3ベース電流が下る。
これがベース・エミッタ間電圧を越えるとトランジスタ
Q1,Q3がオンし、V cc−Q1−R4−R2,V cc−Q3−R6−R4−
R2の経路に電流が流れる。これはトランジスタQ2のベー
ス電流にもなり、従って点の負ノイズがなくなっても
トランジスタQ1〜Q3はオンし続け、V ccからV ssへ電流
が流れ続ける。これがCMOS ICのラッチアップ現象であ
る。第５図（ｃ）のQBに注目しても同様のことが言え
る。
CMOS ICでは寄生PNPN素子が発生すること自体は避け
ようがなく、第６図の回路構成は必然的に出来てしま
う。ところで抵抗R1が小さいと、負ノイズでトランジス
タQ2にコレクタ電流が流れても、それによるR1の電圧降
下がVBE以下ならトランジスタQ1はオンしない。トラン
ジスタQ3については、R3の電圧降下をR5,R7で分圧した
だけ更に低いので、Q1よりオンしやすい。
ようがなく、第６図の回路構成は必然的に出来てしま
う。ところで抵抗R1が小さいと、負ノイズでトランジス
タQ2にコレクタ電流が流れても、それによるR1の電圧降
下がVBE以下ならトランジスタQ1はオンしない。トラン
ジスタQ3については、R3の電圧降下をR5,R7で分圧した
だけ更に低いので、Q1よりオンしやすい。
基板コンタクトはトランジスタのソース・ドレインに
接近させて作った方がR1相当の抵抗が小さく、ラッチア
ップしにくい。トランスミッションゲートでは、複数個
並設の形をとると、基板コンタクトC1（R1が接続された
N+）より離れるにつれてバルクの抵抗（R5など）が高く
なり、ラッチアップし易くなる。
接近させて作った方がR1相当の抵抗が小さく、ラッチア
ップしにくい。トランスミッションゲートでは、複数個
並設の形をとると、基板コンタクトC1（R1が接続された
N+）より離れるにつれてバルクの抵抗（R5など）が高く
なり、ラッチアップし易くなる。
このようにトランスミッションゲートが回路に含まれ
るCMOS ICでは、トランスミッションゲートのトランジ
スタの幅が大になる程、構造上Q3のR5の如き抵抗が大に
なり、電圧降下が大きくなって、ラッチアップを引き起
し易くなる。
るCMOS ICでは、トランスミッションゲートのトランジ
スタの幅が大になる程、構造上Q3のR5の如き抵抗が大に
なり、電圧降下が大きくなって、ラッチアップを引き起
し易くなる。
本発明はかゝる点を改善し、ラッチアップが起りにく
ゝすることを目的とするものである。
ゝすることを目的とするものである。
本発明は、上記課題を解決するために、CMOS型半導体
集積回路のトランスミッションゲートのトランジスタの
周囲に枠状の第１の基板コンタクト領域を設けるととも
に、領域内を横断する第２の基板コンタクト領域を設け
て、トランジスタを分割し、分割されたトランジスタの
周囲を第１と第２の基板コンタクト領域の中に含まれる
複数のコンタクトによって囲むように構成した。
集積回路のトランスミッションゲートのトランジスタの
周囲に枠状の第１の基板コンタクト領域を設けるととも
に、領域内を横断する第２の基板コンタクト領域を設け
て、トランジスタを分割し、分割されたトランジスタの
周囲を第１と第２の基板コンタクト領域の中に含まれる
複数のコンタクトによって囲むように構成した。
第１図に示すように本発明では、トランスミッション
ゲートを構成するＰチャネルトランジスタを枠状の基板
コンタクト領域（C3）で囲み、さらに他の基板コンタク
ト領域（C2）でQaとQb,QcとQdに２分する。あるいは、
並設ＰチャネルトランジスタQaとQb、QcとQdの間に基板
コンタクト領域Ｎ（C2,……）を設ける。
ゲートを構成するＰチャネルトランジスタを枠状の基板
コンタクト領域（C3）で囲み、さらに他の基板コンタク
ト領域（C2）でQaとQb,QcとQdに２分する。あるいは、
並設ＰチャネルトランジスタQaとQb、QcとQdの間に基板
コンタクト領域Ｎ（C2,……）を設ける。
このようにすると寄生P,NチャネルトランジスタQ1〜Q
3の等価回路は第２図の如くなり、トランジスタQ1,Q2に
ついては変らないが、トランジスタQ3については、その
ベース抵抗R5がV ccとQ3のベースとの間の抵抗になる。
Ｎチャネルトランジスタについても、Ｐ、Ｎ特性を逆に
して同様に考えることができる。
3の等価回路は第２図の如くなり、トランジスタQ1,Q2に
ついては変らないが、トランジスタQ3については、その
ベース抵抗R5がV ccとQ3のベースとの間の抵抗になる。
Ｎチャネルトランジスタについても、Ｐ、Ｎ特性を逆に
して同様に考えることができる。
この第２図でも点に負ノイズが入ると、R2−Q2−
の経路で電流が流れてトランジスタQ2がオンになり、V
cc−R1−R3−Q2−V ssの経路で電流が流れる。これによ
りR1に電圧降下が生じてトランジスタQ1のベース電位が
下り、VBE以下になるとQ1はオンする。しかしトランジ
スタQ3は、R1の電圧降下の影響を受けない。抵抗R5の一
端は電源V ccへ接続するので、Q2がオンならV cc−R5−
R7−Q2−V ssの経路で電流が流れ、R5に電圧降下が生じ
るが、基板コンタクトN+（R5）がトランジスタQbに近い
と抵抗R5は小さく、これによる電圧降下が小さくてトラ
ンジスタQ3をオンさせにくくすることが可能である。ト
ランジスタQ1ついても同様であり、こうして負ノイズで
Q2がオンしてもQ1、Q3をオンさせない、従ってラッチア
ップを引き起こしにくくする事が可能である。
の経路で電流が流れてトランジスタQ2がオンになり、V
cc−R1−R3−Q2−V ssの経路で電流が流れる。これによ
りR1に電圧降下が生じてトランジスタQ1のベース電位が
下り、VBE以下になるとQ1はオンする。しかしトランジ
スタQ3は、R1の電圧降下の影響を受けない。抵抗R5の一
端は電源V ccへ接続するので、Q2がオンならV cc−R5−
R7−Q2−V ssの経路で電流が流れ、R5に電圧降下が生じ
るが、基板コンタクトN+（R5）がトランジスタQbに近い
と抵抗R5は小さく、これによる電圧降下が小さくてトラ
ンジスタQ3をオンさせにくくすることが可能である。ト
ランジスタQ1ついても同様であり、こうして負ノイズで
Q2がオンしてもQ1、Q3をオンさせない、従ってラッチア
ップを引き起こしにくくする事が可能である。
Ｎチャネルのトランスミッションゲートについても、
Ｐ、Ｎ特性を逆にして同様に考える事ができる。
Ｐ、Ｎ特性を逆にして同様に考える事ができる。
第３図に本発明の実施例を示す。S/DはトランジスタQ
a,Qb,……のソース／ドレイン領域、Ｇはゲート電極で
あり、小さな黒四角はコンタクト窓である。C1〜C3は基
板コンタクト領域で、C1で形成される四角枠と、それを
２箇所で縦断して枠内を三分割するC2,C3部分からな
る。第４図は従来方式によるもので、基板コンタクト領
域はC1による四角枠だけである。
a,Qb,……のソース／ドレイン領域、Ｇはゲート電極で
あり、小さな黒四角はコンタクト窓である。C1〜C3は基
板コンタクト領域で、C1で形成される四角枠と、それを
２箇所で縦断して枠内を三分割するC2,C3部分からな
る。第４図は従来方式によるもので、基板コンタクト領
域はC1による四角枠だけである。
このように多数のトランジスタが形成されると四角枠
近くのトランジスタについてはそのベースに付くR5相当
の抵抗が小さく、前記負ノイズによる電流が流れたとき
の該ベースの電位低下が小さく、オンしにくいが、四角
枠から離れるにつれて該抵抗が大きく、ベースの電位低
下が大きくてオンしやすい。第３図のように基板コンタ
クト領域を四角枠内にも設けてこれらC2,C3をV ccにプ
ルアップすれば上記ベース電位低下を抑え、ラッチアッ
プを迎えることが可能になる。
近くのトランジスタについてはそのベースに付くR5相当
の抵抗が小さく、前記負ノイズによる電流が流れたとき
の該ベースの電位低下が小さく、オンしにくいが、四角
枠から離れるにつれて該抵抗が大きく、ベースの電位低
下が大きくてオンしやすい。第３図のように基板コンタ
クト領域を四角枠内にも設けてこれらC2,C3をV ccにプ
ルアップすれば上記ベース電位低下を抑え、ラッチアッ
プを迎えることが可能になる。
以上説明したように本発明によれば、トランジスタを
基板コンタクト領域で分割するまたは、複数個のトラン
ジスタの中にも基板コンタクト領域を設けるという比較
的簡単な手段により、トランスミッションゲートを形成
したCMOS ICを、ラッチアップを引き起こしにくいもの
にし、信頼性を向上させることができる。
基板コンタクト領域で分割するまたは、複数個のトラン
ジスタの中にも基板コンタクト領域を設けるという比較
的簡単な手段により、トランスミッションゲートを形成
したCMOS ICを、ラッチアップを引き起こしにくいもの
にし、信頼性を向上させることができる。
第１図は本発明の原理図、 第２図は第１図の寄生PNPN素子の等価回路図、 第３図は本発明の実施例を示す要部平面図、 第４図は従来装置の要部平面図、 第５図は従来例の説明図、 第６図は第５図の寄生PNPN素子の等価回路図である。 第１図でQa〜QdはＰチャネルトランジスタ、C1〜C3は基
板コンタクト領域である。
板コンタクト領域である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−123053（ＪＰ，Ａ) 特開 昭63−23363（ＪＰ，Ａ) 特開 昭62−71248（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 27/08 331
Claims (1)
- 【請求項１】CMOS型半導体集積回路のトランスミッショ
ンゲートのトランジスタの周囲に枠状の第１の基板コン
タクト領域と、該枠内を横断する第２の基板コンタクト
領域とを設け、該第１と第２の基板コンタクト領域の中
に含まれる複数のコンタクトが前記第２の基板コンタク
ト領域によって分割されたトランジスタの周囲を囲むこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062701A JP3034531B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062701A JP3034531B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02241059A JPH02241059A (ja) | 1990-09-25 |
| JP3034531B2 true JP3034531B2 (ja) | 2000-04-17 |
Family
ID=13207874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062701A Expired - Fee Related JP3034531B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034531B2 (ja) |
-
1989
- 1989-03-15 JP JP1062701A patent/JP3034531B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02241059A (ja) | 1990-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |