JPH0831581B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0831581B2
JPH0831581B2 JP63035171A JP3517188A JPH0831581B2 JP H0831581 B2 JPH0831581 B2 JP H0831581B2 JP 63035171 A JP63035171 A JP 63035171A JP 3517188 A JP3517188 A JP 3517188A JP H0831581 B2 JPH0831581 B2 JP H0831581B2
Authority
JP
Japan
Prior art keywords
gate
bicmos
basic cell
logic gate
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63035171A
Other languages
English (en)
Other versions
JPH01211945A (ja
Inventor
浩幸 原
泰博 杉本
徹 永松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP63035171A priority Critical patent/JPH0831581B2/ja
Priority to EP89102755A priority patent/EP0329152B1/en
Priority to DE68927192T priority patent/DE68927192T2/de
Priority to KR1019890001923A priority patent/KR920006750B1/ko
Publication of JPH01211945A publication Critical patent/JPH01211945A/ja
Priority to US07/684,513 priority patent/US5066996A/en
Publication of JPH0831581B2 publication Critical patent/JPH0831581B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ゲートアレーを構成する半導体装置に関す
るもので、特に同一チップ内にCMOSトランジスタとバイ
ポーラトランジスタを規則的にしきつめるゲートアレー
（シー・オブ・ゲートアレーとが全面素子しきつめ型ゲ
ートアレーとか云う）に使用されるものである。
（従来の技術） 従来のバイポーラトランジスタとCMOSトランジスタを
そなえたゲートアレー（BiCMOSゲートアレー）の基本セ
ルとレイアウトを第８図、第９図に示す（特開昭６−16
5751号）。
第８図はBiCMOSゲートアレーを平面的に見た全体的レ
イアウト図、第９図はそのゲートアレーから１個の基本
セルを取り出して示したパターン平面図である。これら
図において10はゲートアレーチップ、11は基本セル、12
は基本セル列、13は配線領域、14は入出力回路及びパッ
ド、21,22はバイポーラトランジスタ、23はPMOSトラン
ジスタ、24はNMOSトランジスタ、25,26は抵抗である。
ここでは、PMOSトランジスタ23が２個、NMOSトランジス
タ24が２個に対してバイポーラトランジスタが２個と抵
抗が２個配置されている。レイアウトはBiCMOSゲート領
域（各セル列12）と配線領域13とが区別されている。抵
抗25,26は拡散抵抗で、抵抗値としては固定の値であ
る。
（発明が解決しようとする課題） 上述した如く、従来のバイポーラトランジスタを基本
セル11に２個配置するやり方は、チップ10のサイズを増
大させ、配線長が伸びることによる負荷容量の増加で、
BiCMOSゲートとした目的の１つである高速化をそこなう
ものとなってしまう。また、負荷容量が軽いところで
は、CMOSゲートがBiCMOSゲートに比べ高速であるため、
BiCMOSゲートにより高速化が成されるのは、ある程度負
荷容量が重いところである。チップサイズが大きくなる
につれ負荷容量も大きくなるが、BiCMOSゲートにする必
要があるのは約30％である。したがって、すべてのゲー
トがBiCMOSゲートになる必要はなく、従来例ではバイポ
ーラトランジスタの数が多過ぎる。
又第４図に示すようなBiCMOS2入力NAND論理ゲート
や、第６図に示すようなBiCMOS4入力NOR論理ゲートを、
ゲートアレー上に構成する際、抵抗25または26の値を論
理ゲートによらず、固定してしまうと、どちらかのゲー
トではスピードが遅くなったり、消費電力が大きくなっ
たりの不具合が生じた。即ち第４図、第６図において42
〜45は入力、46は出力、40は電源（この場合正と考えて
よい）、41は接地（従ってこの回路は擬似ECL論理ゲー
ト）である。しかして第６図では、トランジスタ23によ
るシリース抵抗が第４図の場合よりも大になるので、抵
抗25の値を第４図と第６図の場合で同じにしておくと、
トランジスタ21のベース電流が第６図の場合の方がより
小となり、第４図の場合よりトランジスタ21の動作スピ
ードが遅れる。従って第６図の動作スピードを上げるに
は第６図の抵抗25の値を第４図のそれより大にする必要
がある。また抵抗25,26の値が適当でないと、各論理ゲ
ートの消費電流も適当な値に保持できない。
本発明の目的は、バイポーラトランジスタを基本セル
に１個とする、しきつめ型のBiCMOSゲートアレーを提供
し、従来の欠点を改善しようとするものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、複数個のMOSトランジスタに対して、１個
のバイポーラトランジスタと少なくとも１個の抵抗素子
を持つ基本セルを、同一半導体基板上にしきつめて配置
したBiCMOSゲートアレーとして構成したことを特徴とす
る半導体装置である。
即ち本発明は、バイポーラトランジスタ数を最少化
し、基本セルをしきつめ型とすることにより、必要とす
る場合は、隣接する基本セルのバイポーラトランジスタ
を利用することで、基本セルに入れるバイポーラトラン
ジスタが１個と、従来の半分となり、チップサイズの増
大を抑えることができ、なおかつ、負荷容量の重い所に
対してはBiCMOSゲートが構成できるので、CMOSのシー・
オブ・ゲートアレーに比べては、高速性の優位は保たれ
る。
又論理ゲートの種類により抵抗値を変えることでスピ
ードや消費電力の劣化を押えることができるものであ
る。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１
図は同実施例のゲートアレーの全体的パターン図、第２
図は第１図の中の基本セル11の１個を取り出して示すパ
ターン平面図であるが、これらは前記従来例のものと対
応させた場合の例であるから、対応個所には同一符号を
付して説明を省略し、特徴とする点の説明を行なう。第
２図において23はそれぞれゲート、24もそれぞれゲー
ト、232,242はそれぞれ共通のソースまたはドレインで
ある。即ち第２図の基本セル11は４つのPMOSトランジス
タ23と４つのNMOSトランジスタ24と１つのバイポーラト
ランジスタ21と１つの抵抗素子26を持つ。この基本セル
11をチップ10上に第１図の如くしきつめて配置し、これ
に入出力回路とパッド14が周辺を囲む。第３図は、BiCM
OS論理ゲートを構成する時の概念を示すパターン平面図
で、第１図のセル列12の１つである。BiCMOS論理ゲート
を構成する場合、ある基本セルが持つ１つのバイポーラ
トランジスタ21及び抵抗26と、その基本セルに隣接する
基本セルのバイポーラトランジスタ21及び抵抗26に用い
てBiCOMS論理ゲート110を構成する。この時、１つの基
本セルでBiCMOS4入力NAND論理ゲート、あるいはBiCMOS4
入力論理ゲートまでが構成可能である。ここで構成され
たBiCMOS論理ゲート110の両脇（上下の基本セル列上で
も可）のCMOSトランジスタ120上は配線領域として扱わ
れる。また、ゲート110がCMOS論理ゲートとして使われB
iCMOS論理ゲートとしては使われない場合、そのゲート
のバイポーラトランジスタ上も配線領域として扱うこと
が可能である。さらにメモリ等の大規模なまとまった回
路を搭載する場合、上記した配線領域120も論理ゲート
として使用することにより、レイアウトの配線が短か
く、集積度の高い回路を構成できるBiCMOSゲートアレー
となる。
第４図はBiCMOSの２入力NAND論理ゲート回路図、第５
図はこれに対応する本発明実施例のICパターン平面図で
ある。この図で27はウェルコンタクト、28はサブコンタ
クトである。このBiCMOS2入力論理ゲートでは、抵抗25
は抵抗値が低い方がスピードはほぼ同じで消費電力を減
らすことができ、抵抗26は抵抗値が高い方がスピードが
上げられ、消費電力はかわらないと、上側と下側の抵抗
値をそれぞれ役目によって適切な値とできる。第５図で
抵抗25は逆Ｌ字型となっており、その縦側の抵抗部はAl
配線29で短絡されている。このためここでは、抵抗25は
横側にのびる部分のみが抵抗として使われ、このように
して抵抗値が調整されている。また、バイポーラトラン
ジスタ21および抵抗25を、ある基本セルの、４つのPMOS
トランジスタ23にそれぞれ動作電位を与えるための電源
40に接続される電源ラインの外側に、バイポーラトラン
ジスタ22および抵抗26を、その基本セルの、４つのNMOS
トランジスタ24にそれぞれ動作電位を与えるための接地
41に接続される電源ラインの外側に配置させている。こ
れにより、BiCMOS2入力NAND論理ゲートを構成する場合
において、少なくとも隣接する基本セルが持つバイポー
ラトランジスタを共有できるようになるため、基本セル
におけるバイポーラトランジスタの数の最適化およびチ
ップサイズの小型化が可能となる。
第６図、第７図にはBiCMOS4入力NOR論理ゲートの回路
とパターン図を示す。これにおいては抵抗25は、抵抗値
が低いとスピードが極めて遅くなってしまうため、前記
した２入力NAND論理ゲートと同じ抵抗値では適切な値で
なく、論理ゲートによっても、抵抗値を変えることで適
切なスピードと消費電力のBiCMOS論理ゲートとできる。
第７図には抵抗25は縦側にのびる部分と横側にのびる部
分の両方が抵抗として使われ、第５図の場合より高い抵
抗と使われている。さらにBiCMOS2入力NAND論理ゲート
において使用していない２つのＰ型MOSとＮ型MOSトラン
ジスタを、使用しているMOSトランジスタのゲート幅を
倍にするために使えばスピードがアップされたBiCMOS2
入力NAND論理ゲートとなる。また、使用していないMOS
トランジスタをCMOS論理ゲートとしてBiCMOS2入力NAND
論理ゲートと組み合わせることも可能である。また、バ
イポーラトランジスタ21および抵抗25を、ある基本セル
の、４つのPMOSトランジスタ23にそれぞれ動作電位を与
えるための電源40に接続される電源ラインの外側に、バ
イポーラトランジスタ22および抵抗26を、その基本セル
の、４つのNMOSトランジスタ24にそれぞれ動作電位を与
えるための接地41に接続される電源ラインの外側に配置
させている。これにより、BiCMOS4入力NOR論理ゲートを
構成する場合において、少なくとも隣接する基本セルが
持つバイポーラトランジスタを共有できるようになるた
め、基本セルにおけるバイポーラトランジスタの数の最
適化およびチップサイズの小型化が可能となる。
なお本発明は実施例のみに限られず、種々の応用が可
能である。例えば本発明では基本セル内のの抵抗値調整
は種々考えられ、例えば基本セル内に抵抗を複数本形成
しておき、これらのつなぎ方の工夫で抵抗値を調整する
ようにしてもよい。また本発明においては、バイポーラ
トランジスタ、抵抗素子、PMOSトランジスタをそれぞれ
別のウェル内に形成してもよいし、２つ（例えば抵抗と
PMOSトランジスタ）、３つ（例えば抵抗とPMOSとバイポ
ーラトランジスタ）を同一のウェル内に形成してもよ
い。
［発明の効果］ 以上のように本発明によれば、基本セルでBiCMOS論理
ゲートを構成するうえで必要なバイポーラトランジスタ
を、隣接する基本セルと共用できるしきつめ型のシー・
オブ・ゲートアレーとすることにより、BiCMOSゲートア
レーにおけるバイポーラトランジスタの数を最適化し、
チップサイズの増大を従来の半分にすることができる。
また、しきつめ型の基本セルなので大容量のゲートアレ
ーを提供でき、メモリーやシフトレジスタなどのファン
クションの定まった大規模なセルを効率よく搭載でき
る。又BiCMOS論理ゲートについては論理ゲートごとに抵
抗値を適切なものとすることによってスピードの劣化や
消費電力の増加を押えることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の全体的パターン平面図、第
２図、第３図はその一部パターン平面図、第４図はナン
ドゲート回路図、第５図は同回路に本発明を適用したパ
ターン平面図、第６図はノアゲート回路図、第７図は同
回路に本発明を適用したパターン平面図、第８図、第９
図は従来装置のパターン平面図である。 10……ゲートアレーチップ全体、11……基本セル、12…
…基本セレ列、14……入出力回路及びパッド、21,22…
…バイポーラトランジスタ、23……PMOSトランジスタ、
24……NMOSトランジスタ、25,26……抵抗、27……ウェ
ルコンタクト、28……サブコンタクト、40……電源、41
……グランド、42〜45……入力、46……出力、110……B
iCMOS論理ゲート、120……配線領域あるいはCMOS論理ゲ
ート。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数個のMOSトランジスタに対して、１個
    のバイポーラトランジスタと少なくとも１個の抵抗素子
    を持つ基本セルを、当該基本セルに動作電位を与えるた
    めの電源ラインの外側に前記バイポーラトランジスタが
    位置するようにして、同一半導体基板上にしきつめて配
    置したBiCMOSゲートアレーとして構成したことを特徴と
    する半導体装置。
  2. 【請求項２】前記ゲートアレーでBiCMOS論理ゲートを構
    成するうえで、抵抗値を変えられる抵抗素子構成とした
    ことを特徴とする請求項１に記載の半導体装置。
JP63035171A 1988-02-19 1988-02-19 半導体装置 Expired - Fee Related JPH0831581B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63035171A JPH0831581B2 (ja) 1988-02-19 1988-02-19 半導体装置
EP89102755A EP0329152B1 (en) 1988-02-19 1989-02-17 Semiconductor device with gate array
DE68927192T DE68927192T2 (de) 1988-02-19 1989-02-17 Halbleiteranordnung mit Gattermatrix
KR1019890001923A KR920006750B1 (ko) 1988-02-19 1989-02-18 반도체장치
US07/684,513 US5066996A (en) 1988-02-19 1991-04-15 Channelless gate array with a shared bipolar transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63035171A JPH0831581B2 (ja) 1988-02-19 1988-02-19 半導体装置

Publications (2)

Publication Number Publication Date
JPH01211945A JPH01211945A (ja) 1989-08-25
JPH0831581B2 true JPH0831581B2 (ja) 1996-03-27

Family

ID=12434410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63035171A Expired - Fee Related JPH0831581B2 (ja) 1988-02-19 1988-02-19 半導体装置

Country Status (5)

Country Link
US (1) US5066996A (ja)
EP (1) EP0329152B1 (ja)
JP (1) JPH0831581B2 (ja)
KR (1) KR920006750B1 (ja)
DE (1) DE68927192T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4002780C2 (de) * 1990-01-31 1995-01-19 Fraunhofer Ges Forschung Basiszelle für eine kanallose Gate-Array-Anordnung
EP0457150A3 (en) * 1990-05-14 1992-06-17 Lsi Logic Corporation Bicmos compacted logic array
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
JP2505910B2 (ja) * 1990-05-24 1996-06-12 株式会社東芝 半導体集積回路用セルライブラリ
JP2714996B2 (ja) * 1990-08-08 1998-02-16 三菱電機株式会社 半導体集積回路装置
JPH04103161A (ja) * 1990-08-22 1992-04-06 Toshiba Corp バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置
US5764085A (en) * 1996-02-28 1998-06-09 Hewlett-Packard Company Method and apparatus for sharing a fet between a plurality of operationally exclusive logic gates
DE112011105993T5 (de) * 2011-12-23 2014-09-04 Intel Corporation Prozessabstimmbarer Widerstand mit Nutzerwählbaren Werten

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58112343A (ja) * 1981-12-26 1983-07-04 Olympus Optical Co Ltd 半導体装置およびその製造方法
JPS59177944A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体集積回路装置
JPS6035532A (ja) * 1983-07-29 1985-02-23 Fujitsu Ltd マスタスライス集積回路装置
JPS60179042U (ja) * 1984-05-09 1985-11-28 シャープ株式会社 ゲ−トアレイ半導体装置
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
JPH0815209B2 (ja) * 1985-01-25 1996-02-14 株式会社日立製作所 半導体集積回路装置
CN1003549B (zh) * 1985-01-25 1989-03-08 株式会社日立制作所 半导体集成电路器件

Also Published As

Publication number Publication date
KR890013771A (ko) 1989-09-26
US5066996A (en) 1991-11-19
EP0329152A3 (en) 1991-01-02
DE68927192D1 (de) 1996-10-24
EP0329152B1 (en) 1996-09-18
EP0329152A2 (en) 1989-08-23
KR920006750B1 (ko) 1992-08-17
DE68927192T2 (de) 1997-03-06
JPH01211945A (ja) 1989-08-25

Similar Documents

Publication Publication Date Title
US4733288A (en) Gate-array chip
US20060027835A1 (en) Semiconductor integrated circuit device
US4893170A (en) Semiconductor device with multi-level wiring in a gate array
JPH03165061A (ja) 半導体集積回路装置
US4992845A (en) Semiconductor integrated circuit device having input/output buffer cells each comprising a plurality of transistor regions arranged in a single line
EP0125504A1 (en) Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device
JPS61218159A (ja) 半導体集積回路装置
JPH0831581B2 (ja) 半導体装置
JPH05343648A (ja) マスタスライス方式半導体集積回路装置
US5497014A (en) BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same
KR950010202B1 (ko) 반도체집적회로
JPH0558582B2 (ja)
KR920011006B1 (ko) 반도체 집적회로 장치
JPH1041393A (ja) 半導体スタンダードセル及びその配置配線方法
JPS6329545A (ja) 半導体集積回路装置
KR920005798B1 (ko) 보더레스 마스터 슬라이스 반도체장치
JPH073863B2 (ja) 半導体集積回路
JPH02102571A (ja) セミカスタム半導体集積回路
JPH0691224B2 (ja) マスタスライス方式の半導体集積回路装置
JPH0774252A (ja) 半導体集積回路
JPH06232267A (ja) 半導体集積回路装置の設計方法
JPH06216252A (ja) 半導体集積回路装置
JPH02104127A (ja) 半導体集積回路
JPH03155669A (ja) ゲートアレイ装置
JPH10150175A (ja) 半導体集積回路およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees