JPH0753307Y2

JPH0753307Y2 - 静電破壊防止回路

Info

Publication number: JPH0753307Y2
Application number: JP1989056221U
Authority: JP
Inventors: 正義斎藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-05-16
Filing date: 1989-05-16
Publication date: 1995-12-06
Anticipated expiration: 2004-05-16
Also published as: JPH02145818U

Description

【考案の詳細な説明】（イ）産業上の利用分野本考案はMOS集積回路の出力端子の静電破壊防止回路に
関する。

（ロ）従来の技術一般にマイクロコンピュータやロジック回路の集積回路
に於いては、外部接続される素子あるいは装置を直接電
流駆動するための出力MOSトランジスタが設けられてい
る。このMOSトランジスタはドレインが出力端子に接続
されたいわゆるオープンドレイン型と呼ばれている。Ｎ
チャンネルMOSトランジスタの場合にはソースは接地電
源に接続され、ゲートに印加される制御信号によって出
力端子を接地電源に短絡する。ＰチャンネルMOSトラン
ジスタの場合にはソースは電源V_DDに接続され、同様に
制御信号によって出力端子を電源V_DDに短絡する。

（ハ）考案が解決しようとする課題上述のオープンドレイン型の出力形式を持った集積回路
において、Ｎチャンネル型の出力MOSトランジスタの場
合、Ｎ型のドレインは、接地電源にバイアスされたＰ型
の半導体層内に形成されるから、出力端子と接地電源間
にリークバスは存在するが、出力端子と電源電圧V_DD間
にはリークバスが存在しない。逆にＰチャンネル型の出
力トランジスタの場合には出力端子と電源電圧V_DD間に
はリークバスが存在するが出力端子と接地電圧間にはリ
ークバスが存在しない。

従って、出力端子に静電圧が印加されたときの破壊強度
が弱い欠点があった。

（ニ）課題を解決するための手段本考案は上述した点に鑑みて創作されたものであり、半
導体基板中に形成された一導電型の半導体層と、該半導
体層中に形成されその間が常時は導通していない逆導電
型の第１及び第２領域と、を備え、前記第１領域を前記
出力端子に接続すると共に前記第２領域を所定の電源に
接続することにより、前記出力端子に静電気による高電
圧が印加されたときのにみ前記第１領域と前記第２領域
との間が導通するようにした。

（ホ）作用上述の手段によれば、半導体層中に形成された第１領域
がエミッタ、第２領域がコレクタ、半導体層がベースと
して作用し、出力端子にエミッタ−ベース間を順方向に
バイアスする静電圧が印加されたとき、エミッタからベ
ース方向に半導体層と基板とで形成された接合容量を充
電するようなベース電流が流れることによってトランジ
スタがオンし、静電気を電源にリークさせる作用をす
る。

（ヘ）実施例第１図（ａ）は本考案の実施例を示す断面図であり、出
力MOSトランジスタがＮチャンネルの場合を示してい
る。Ｎチャンネル型のMOSトランジスタは、Ｐ型の半導
体基板（１）にN⁺型のソース（２）及びドレイン（３）
をゲート（４）をマスクとして形成することによって構
成され、ソース（２）は接地されている。更に、半導体
基板（１）に形成されたＮ−well（５）内に、P⁺型の第
１領域（６）とP⁺型の第２領域（７）が形成される。こ
の第１領域（６）と第２領域（７）とＮ−well（５）は
横型PNPトランジスタを構成し、第１領域（６）がエミ
ッタとしてドレイン（３）と共に出力端子（８）に接続
され、第２領域（７）がコレクタとして電源V_DDに接続
される。

上記のように、P⁺型の第１領域（６）とP⁺型の第２領域
（７）は、Ｎ−well（５）領域内に形成されるので、そ
の間は常時は導通していない、すなわち、出力端子
（８）に高電圧が印加されない状態では、上記横型のPN
Pトランジスタはオフである。

第１図（ｂ）は、第１図（ａ）に示された構造の回路図
である。出力MOSトランジスタ（９）のドレインと電源V
_DD間にPNPトランジスタ（10）が接続され、PNPトランジ
スタ（10）のベースと接地間に、Ｎ−well（５）と半導
体基板（１）の接合容量（11）が接続された回路とな
る。ここで、出力端子（８）に正の高電圧が印加される
と接合容量（11）を充電するようにベース電流が流れ、
PNPトランジスタ（10）がオンとなり、エミッタからコ
レクタを介して電源V_DDに電流が流れる。これにより、
出力端子（８）に印加された静電気による高電圧が緩和
される。

第２図（ａ）は本考案の他の実施例を示す断面図であ
り、出力MOSトランジスタがＰチャンネル型の場合であ
る。Ｐチャンネル型のMOSトランジスタはＮ型の半導体
基板（12）にP⁺型のソース（13）及びドレイン（14）を
ゲート（15）をマスクとして形成することによって構成
され、ソース（13）は電源V_DDに接続される。更に、半
導体基板（12）に形成されたＰ−well（16）内にN⁺型の
第１領域（17）とN⁺型の第２領域（18）が形成される。
この第１領域（17）、第２領域（18）及びＰ−well（1
6）によって横型NPNトランジスタが形成され、第１領域
（17）がエミッタとしてドレイン（14）と共に出力端子
（19）に接続され、第２領域（18）がコレクタとして接
地される。

上記のように、N⁺型の第１領域（17）とP⁺型の第２領域
（18）は、Ｐ−well（16）領域内に形成されるので、そ
の間は常時は導通していない。すなわち、出力端子（1
9）に高電圧が印加されない状態では、上記横型のNPNト
ランジスタはオフである。

第２図（ｂ）は第２図（ａ）に示された構造の回路図で
ある。出力MOSトランジスタ（20）のドレインと接地間
にNPNトランジスタ（21）が接続され、NPNトランジスタ
（21）のベースと電源V_DD間にＰ−well（16）と基板（1
2）の接合容量（22）が接続された回路となる。ここ
で、出力端子（19）に負の高電圧が印加されると接合容
量（22）の充電電流がベースに流れ、NPNトランジスタ
（21）がオンし、接地からエミッタを介して出力端子
（19）に電流が流れ、静電気による高電圧か緩和され
る。

（ト）考案の効果上述の如く本考案によれば、オープンドレイン型の出力
形式を持つ集積回路の静電破壊耐圧が向上するものであ
り、集積回路の信頼性向上が図れるものである。

【図面の簡単な説明】

第１図（ａ）は本考案の実施例を示す断面図、第１図
（ｂ）は第１図（ａ）に示された構造の回路図、第２図
（ａ）は本考案の他の実施例を示す断面図、第２図
（ｂ）は第２図（ａ）に示された構造の回路図である。（１）（12）……半導体基板、（２）（13）……ソー
ス、（３）（14）……ドレイン、（４）（15）……ゲー
ト、（５）……Ｎ−well、（16）……Ｐ−well、（８）
（19）……出力端子、（９）（20）……出力MOSトラン
ジスタ、（10）……PNPトランジスタ、（21）……NPNト
ランジスタ、（11）（22）……接合容量。

Claims

【実用新案登録請求の範囲】

【請求項１】出力端子と、該出力端子にドレインが接続
されたMOSトランジスタを備えた集積回路の静電破壊防
止回路に於いて、半導体基板中に形成された一導電型の
半導体層と、該半導体層中に形成されその間が常時は導
通していない逆導電型の第１及び第２領域と、を備え、
前記第１領域を前記出力端子に接続すると共に前記第２
領域を所定の電源に接続することにより、前記出力端子
に静電気による高電圧が印加されたときにのみ前記第１
領域と前記第２領域との間が導通するようにしたことを
特徴とする静電破壊防止回路。