JPH01256149A - ゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路Info
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- JPH01256149A JPH01256149A JP63084549A JP8454988A JPH01256149A JP H01256149 A JPH01256149 A JP H01256149A JP 63084549 A JP63084549 A JP 63084549A JP 8454988 A JP8454988 A JP 8454988A JP H01256149 A JPH01256149 A JP H01256149A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ゲートアレイ集積回路に関するもので、例
えば、バイポーラ・０ＭＯ５（以下、Ｂｉ−ＣＭＯＳと
略す）ゲートアレイ集積回路に利用して特に有効な技術
に関するものである。
えば、バイポーラ・０ＭＯ５（以下、Ｂｉ−ＣＭＯＳと
略す）ゲートアレイ集積回路に利用して特に有効な技術
に関するものである。
トーテムポール形態とされる一対の出力バイポーラトラ
ンジスタとＣＭＯＳ（相補型ＭＯ３）論理ゲート回路が
組み合わされてなるＢｉ−ＣＭＯＳ複合論理ゲート回路
がある。また、Ｂｉ−ＣＭＯＳ複合論理ゲート回路を基
本構成とするＢｋ・ＣＭＯＳゲートアレイ集積回路があ
る。
ンジスタとＣＭＯＳ（相補型ＭＯ３）論理ゲート回路が
組み合わされてなるＢｉ−ＣＭＯＳ複合論理ゲート回路
がある。また、Ｂｉ−ＣＭＯＳ複合論理ゲート回路を基
本構成とするＢｋ・ＣＭＯＳゲートアレイ集積回路があ
る。
Ｂ ｔ−ＣＭＯＳ複合論理ゲート回路は、比較的大きな
駆動能力と低消費電力性をあわせ持つ。
駆動能力と低消費電力性をあわせ持つ。
Ｂ １−ＣＭＯＳゲートアレイ集積回路については、例
えば、特開昭５９−１３９７２４号公報等に記載されて
いる。
えば、特開昭５９−１３９７２４号公報等に記載されて
いる。
上記に記載されるような従来の８１・ＣＭＯ５ゲートア
レイ集積回路は、次のような問題点を持つ。すなわち、
上記Ｂ ｉ −ＣＭＯＳゲートアレイ集積回路は、所定
数の入力端子を持つＢｌ−ＣＭＯ５複合論理ゲート回路
を構成するに必要な複数の回路素子の集合体を基本セル
とする。したがって、これらのゲートアレイ集積回路に
より構成される論理回路は、結果的にＢｉ−ＣＭＯＳ複
合論理ゲート回路を基本構成とするものとされる。
レイ集積回路は、次のような問題点を持つ。すなわち、
上記Ｂ ｉ −ＣＭＯＳゲートアレイ集積回路は、所定
数の入力端子を持つＢｌ−ＣＭＯ５複合論理ゲート回路
を構成するに必要な複数の回路素子の集合体を基本セル
とする。したがって、これらのゲートアレイ集積回路に
より構成される論理回路は、結果的にＢｉ−ＣＭＯＳ複
合論理ゲート回路を基本構成とするものとされる。
ところが、Ｂ１・ＣＭＯＳ複合論理ゲート回路は、第７
図に示されるように、その出力端子に比較的大きな負荷
容量ＣＬが結合される場合には、ＣＭＯＳ論理ゲート回
路に比較してその伝達遅延時間ｔｐｄが小さくなるが、
比較的小さな負荷容量ＣＬが結合される場合には、逆に
ＣＭＯＳ論理ゲート回路に比較してその伝達遅延時間ｔ
ｐｄが大きくなってしまう。
図に示されるように、その出力端子に比較的大きな負荷
容量ＣＬが結合される場合には、ＣＭＯＳ論理ゲート回
路に比較してその伝達遅延時間ｔｐｄが小さくなるが、
比較的小さな負荷容量ＣＬが結合される場合には、逆に
ＣＭＯＳ論理ゲート回路に比較してその伝達遅延時間ｔ
ｐｄが大きくなってしまう。
一方、Ｂ ｉ −ＣＭＯＳ複合論理ゲート回路の伝達遅
延時間ｔｐｄは、第７図に示されるように、その駆動能
力すなわち出力トランジスタのエミッタサイズＥＳに応
じて同様な負荷依存性を持つ。
延時間ｔｐｄは、第７図に示されるように、その駆動能
力すなわち出力トランジスタのエミッタサイズＥＳに応
じて同様な負荷依存性を持つ。
すなわち、出力トランジスタのエミッタサイズＥＳが大
きくされその駆動能力が大きくされる場合には、伝達遅
延時間ｔｐｄは、負荷容量ＣＬが大きな領域においてエ
ミッタサイズＥＳが小さくされる場合に比較して小さく
なり、負荷容量ＣＬが小さな領域において逆に大きくな
る。
きくされその駆動能力が大きくされる場合には、伝達遅
延時間ｔｐｄは、負荷容量ＣＬが大きな領域においてエ
ミッタサイズＥＳが小さくされる場合に比較して小さく
なり、負荷容量ＣＬが小さな領域において逆に大きくな
る。
つまり、論理回路は、各論理ゲート回路の出力端子に結
合される負荷容ＭＣＬすなわちファンアウトに応して、
ＣＭＯＳ論理ゲート回路又はＢｉ・ＣＭＯＳ論理ゲート
回路を選択的に組み合わせて構成し、かつ各論理ゲート
回路の駆動能力を最適化することによって、その伝達遅
延時間Ｌｐｄが最小となるものである。
合される負荷容ＭＣＬすなわちファンアウトに応して、
ＣＭＯＳ論理ゲート回路又はＢｉ・ＣＭＯＳ論理ゲート
回路を選択的に組み合わせて構成し、かつ各論理ゲート
回路の駆動能力を最適化することによって、その伝達遅
延時間Ｌｐｄが最小となるものである。
しかし、従来のＢ１−ＣＭＯＳゲートアレイ集積回路は
、前述のように、所定数の入力端子を持つＢ１・ＣＭＯ
Ｓ複合論理ゲート回路を構成するに必要な複数の回路素
子の集合体を基本セルとする。また、これらの基本セル
は、Ｂ ｉ −ＣＭＯＳ複合論理ゲート回路の出力トラ
ンジスタのエミ。
、前述のように、所定数の入力端子を持つＢ１・ＣＭＯ
Ｓ複合論理ゲート回路を構成するに必要な複数の回路素
子の集合体を基本セルとする。また、これらの基本セル
は、Ｂ ｉ −ＣＭＯＳ複合論理ゲート回路の出力トラ
ンジスタのエミ。
タサイズＢＳを実質的に拡大しその駆動能力を大きくす
るためのバイポーラトランジスタを含まない、このため
、上記のような基本セルをもとにＣＭＯ５論理ゲート回
路を構成しようとすると、利用されない回路素子が多く
なり、ゲートアレイ集積回路としての素子利用効率が低
下して、結果的にその高集積化が阻害される。また、各
論理ゲート回路の駆動能力が負荷容量に応じて最適化し
にくいことから、ゲートアレイ集積回路によって構成さ
れる論理回路の総合的な伝達遅延時間ｔｐｄを思うよう
に縮小することができず、結果的に論理回路の高速動作
が阻害される。
るためのバイポーラトランジスタを含まない、このため
、上記のような基本セルをもとにＣＭＯ５論理ゲート回
路を構成しようとすると、利用されない回路素子が多く
なり、ゲートアレイ集積回路としての素子利用効率が低
下して、結果的にその高集積化が阻害される。また、各
論理ゲート回路の駆動能力が負荷容量に応じて最適化し
にくいことから、ゲートアレイ集積回路によって構成さ
れる論理回路の総合的な伝達遅延時間ｔｐｄを思うよう
に縮小することができず、結果的に論理回路の高速動作
が阻害される。
この発明の目的は、必要とされる駆動能力に応じてＣＭ
Ｏ５論理ゲート回路及びＣＭＯＳ複合論理ゲート回路を
効率的に構成しうるゲートアレイ集積回路を提供するこ
とにある。この発明の他の目的は、ゲートアレイ集積回
路の高集積化を図り、ゲートアレイ集積回路によって構
成される論理回路の高速化を図ることにある。
Ｏ５論理ゲート回路及びＣＭＯＳ複合論理ゲート回路を
効率的に構成しうるゲートアレイ集積回路を提供するこ
とにある。この発明の他の目的は、ゲートアレイ集積回
路の高集積化を図り、ゲートアレイ集積回路によって構
成される論理回路の高速化を図ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本朝において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ゲートアレイ集積回路を、基本的にＣＭ Ｏ
Ｓ論理ゲート回路を構成する。ために用いられる第１の
セルと基本的←Ｂｉ−ＣＭＯＳ複合論理ゲート回路を構
成するために用いられる第２のセルを所定の比率で含み
、またＢｉ−ＣＭＯＳ複合論理ゲート回路に大きな駆動
能力が必要とされるとき選択的に用いられる一対のバイ
ポーラトランジスタを含み、かつ格子状に配置される複
数のセルマスクによって構成するものである。
Ｓ論理ゲート回路を構成する。ために用いられる第１の
セルと基本的←Ｂｉ−ＣＭＯＳ複合論理ゲート回路を構
成するために用いられる第２のセルを所定の比率で含み
、またＢｉ−ＣＭＯＳ複合論理ゲート回路に大きな駆動
能力が必要とされるとき選択的に用いられる一対のバイ
ポーラトランジスタを含み、かつ格子状に配置される複
数のセルマスクによって構成するものである。
上記した手段によれば、上記セルマスクに含まれる第１
及び第２のセルの比率を最適化することで、必要とされ
る駆動能力に応じて最適化されたＣＭＯＳ論理ゲート回
路及びＢｌ−ＣＭＯＳ複合論理ゲート回路を無駄なく効
率的に構成できる。
及び第２のセルの比率を最適化することで、必要とされ
る駆動能力に応じて最適化されたＣＭＯＳ論理ゲート回
路及びＢｌ−ＣＭＯＳ複合論理ゲート回路を無駄なく効
率的に構成できる。
これにより、ゲートアレイ集積回路の回路素子数を削減
し、その高集積化を図ることができるとともに、ゲート
アレイ集積回路によって構成される論理回路の動作を高
速化できる。
し、その高集積化を図ることができるとともに、ゲート
アレイ集積回路によって構成される論理回路の動作を高
速化できる。
第２図には、この発明が通用されたＢ１−ＣＭＯＳゲー
トアレイ集積回路の一実施例の配置図が示されている。
トアレイ集積回路の一実施例の配置図が示されている。
また、第１図には、第２図のゲートアレイ集積回路のセ
ルマスタＣＭの一実施例の配置図が示されている。第２
図のゲートアレイ集積回路を構成するセルマスタＣＭ及
びこれらのセルマスタＣＭを構成する第１図の各回路素
子は、特に制限されないが、単結晶シリコンのような１
個の半導体基板上に形成される。
ルマスタＣＭの一実施例の配置図が示されている。第２
図のゲートアレイ集積回路を構成するセルマスタＣＭ及
びこれらのセルマスタＣＭを構成する第１図の各回路素
子は、特に制限されないが、単結晶シリコンのような１
個の半導体基板上に形成される。
第２図において、Ｂ１−ＣＭＯＳゲートアレイ集積回路
は、特に制限されないが、半導体基板ＳＵＢ上に格子状
に配置される複数のセルマスタＣＭを含む。
は、特に制限されないが、半導体基板ＳＵＢ上に格子状
に配置される複数のセルマスタＣＭを含む。
Ｂ ｉ −ＣＭＯＳゲートアレイ集積回路に含まれるセ
ルマスクＣＭは、特に制限されないが、すべて同一の構
成とされ、例えば第１図に示されるように、３個のＰＭ
Ｏ３領域ＰＭＩ〜ＰＭ３と、５個のＮＭＯ３領域ＮＭＩ
〜ＮＭＳ及び４個のバイポーラトランジスタ領域ＢＴＩ
〜ＢＴ４とを含む。
ルマスクＣＭは、特に制限されないが、すべて同一の構
成とされ、例えば第１図に示されるように、３個のＰＭ
Ｏ３領域ＰＭＩ〜ＰＭ３と、５個のＮＭＯ３領域ＮＭＩ
〜ＮＭＳ及び４個のバイポーラトランジスタ領域ＢＴＩ
〜ＢＴ４とを含む。
このうち、ＰＭＯ５領域ＰＭＩ〜ＰＭ３は、比較的大き
なコンダクタンスとされる３個のＰチャンネルＭＯ３Ｆ
ＥＴをそれぞれ含む、また、ＮＭＯ５領域Ｎ領域−ＮＭ
３は、比較的大きなコンダクタンスとされる３個のＮチ
ャンネルＭＯＳ Ｆ ＥＴをそれぞれ含み、ＮＭＯ３領
域ＮＭ４は、比較的小さなコンダクタンスとされる３個
のＮチャンネルＭＯＳ Ｆ ＥＴを含む、さらに、ＮＭ
Ｏ３Ｉ域ＮＭ５は、比較的小さなコンダクタンスとされ
る１個のＮチャンネルＭＯＳＦＥＴを含む、また、バイ
ポーラトランジスタ領域ＢＴＩ〜ＢＴ４は、所定のエミ
ッタサイズとされる１個のバイポーラトランジスタをそ
れぞれ含む。
なコンダクタンスとされる３個のＰチャンネルＭＯ３Ｆ
ＥＴをそれぞれ含む、また、ＮＭＯ５領域Ｎ領域−ＮＭ
３は、比較的大きなコンダクタンスとされる３個のＮチ
ャンネルＭＯＳ Ｆ ＥＴをそれぞれ含み、ＮＭＯ３領
域ＮＭ４は、比較的小さなコンダクタンスとされる３個
のＮチャンネルＭＯＳ Ｆ ＥＴを含む、さらに、ＮＭ
Ｏ３Ｉ域ＮＭ５は、比較的小さなコンダクタンスとされ
る１個のＮチャンネルＭＯＳＦＥＴを含む、また、バイ
ポーラトランジスタ領域ＢＴＩ〜ＢＴ４は、所定のエミ
ッタサイズとされる１個のバイポーラトランジスタをそ
れぞれ含む。
各セルマスタＣＭにおいて、ＰＭＯ３領域ＰＭ１を構成
する各ＰチャンネルＭＯ３ＦＥＴのソース及びドレイン
間には、特に制限されないが、ポリシリコンからなるゲ
ートＧがそれぞれ形成される。これらのゲートＧは、Ｎ
ＭＯ３領域ＮＭＩの対応するＮチャンネルＭＯＳＦＥＴ
のソース及びドレイン間に延長される。これにより、Ｐ
ＭＯ３領域ＰＭＩの各ＰチャンネルＭＯ３ＦＥＴとＮＭ
Ｏ８領域ＮＭＩの対応するＮチャンネルＭＯＳＦＥＴの
ゲートは、それぞれ共通結合される。 ＰＭＯ５領域Ｐ
ＭＩ及びＮＭＯ３領域ＮＭＩに設けられる３個のＰチャ
ンネルＭＯ３ＦＥＴ及びＮチャンネルＭＯＳＦＥＴは、
このゲートアレイ集積回路の第１のセルとされ、３組の
０ＭＯ３からなる３人力のＣＭＯＳ論理ゲート回路ある
いはこれに相当する２人力のＣＭＯＳ論理ゲート回路及
びＣＭＯＳインバータ回路（言い換えると、１入力のＣ
ＭＯＳ論理ゲート回路）を所定の組み合わせで構成する
ものとなる。
する各ＰチャンネルＭＯ３ＦＥＴのソース及びドレイン
間には、特に制限されないが、ポリシリコンからなるゲ
ートＧがそれぞれ形成される。これらのゲートＧは、Ｎ
ＭＯ３領域ＮＭＩの対応するＮチャンネルＭＯＳＦＥＴ
のソース及びドレイン間に延長される。これにより、Ｐ
ＭＯ３領域ＰＭＩの各ＰチャンネルＭＯ３ＦＥＴとＮＭ
Ｏ８領域ＮＭＩの対応するＮチャンネルＭＯＳＦＥＴの
ゲートは、それぞれ共通結合される。 ＰＭＯ５領域Ｐ
ＭＩ及びＮＭＯ３領域ＮＭＩに設けられる３個のＰチャ
ンネルＭＯ３ＦＥＴ及びＮチャンネルＭＯＳＦＥＴは、
このゲートアレイ集積回路の第１のセルとされ、３組の
０ＭＯ３からなる３人力のＣＭＯＳ論理ゲート回路ある
いはこれに相当する２人力のＣＭＯＳ論理ゲート回路及
びＣＭＯＳインバータ回路（言い換えると、１入力のＣ
ＭＯＳ論理ゲート回路）を所定の組み合わせで構成する
ものとなる。
同様に、ＰＭＯ５領域ＰＭ２の各ＰチャンネルＭＯＳ
Ｆ ＥＴのゲートは、ＮＭＯ５領域ＮＭ２の対応するＮ
チャンネルＭＯＳＦＥＴのゲートにそれぞれ共通結合さ
れる。これらのＰＭＯ３領域ＰＭ２及びＮＭＯ３領域Ｎ
Ｍ２に設けられる３個のＰチャンネルＭＯ３ＦＥＴ及び
ＮチャンネルＭＯＳＦＥＴは、やはりこのゲートアレイ
集積回路の第１のセルとされ、３組の０ＭＯ３からなる
３人力論理ゲート回路あるいはこれに相当する２人力論
理ゲート回路及びＣＭＯＳインバータ回路を構成するも
のとなる。
Ｆ ＥＴのゲートは、ＮＭＯ５領域ＮＭ２の対応するＮ
チャンネルＭＯＳＦＥＴのゲートにそれぞれ共通結合さ
れる。これらのＰＭＯ３領域ＰＭ２及びＮＭＯ３領域Ｎ
Ｍ２に設けられる３個のＰチャンネルＭＯ３ＦＥＴ及び
ＮチャンネルＭＯＳＦＥＴは、やはりこのゲートアレイ
集積回路の第１のセルとされ、３組の０ＭＯ３からなる
３人力論理ゲート回路あるいはこれに相当する２人力論
理ゲート回路及びＣＭＯＳインバータ回路を構成するも
のとなる。
一方、ＰＭＯＳ領域ＰＭ３の各ＰチャンネルＭＯ３ＦＥ
Ｔのゲートは、ＮＭＯ５領域ＮＭ４の対応するＮチャン
ネルＭＯＳＦＥＴのゲートにそれぞれ共通結合され、さ
らにＮＭＯ３領域ＮＭ３の対応するＮチャンネルＭＯＳ
ＦＥＴのゲートにそれぞれ共通結合される。ＰＭＯ３領
域ＰＭ３に設けられる３１１１のＰチャンネルＭＯ３Ｆ
ＥＴ、！：ＮＭＯ５領域ＮＭ３及びＮＭ４に設けられる
６個のＮチャンネルＭＯＳＦＥＴは、ＮＭＯ３領域ＮＭ
５に設けられる１個のＮチャンネルＭＯＳＦＥＴ及びバ
イポーラトランジスタ領域ＢＴＩ〜ＢＴ４に設けられる
４個のバイポーラトランジスタとともに、このゲートア
レイ集積回路の第２のセルとされ、２人力ないし３人力
のＢ ｌ −ＣＭＯＳ複合論理ゲート回路あるいはＢ
ｉ −ＣＭＯＳインバータ回路（言い換えると、１入力
のＢｉ−ＣＭＯＳ複合論理ゲート回路）を構成するもの
となる。
Ｔのゲートは、ＮＭＯ５領域ＮＭ４の対応するＮチャン
ネルＭＯＳＦＥＴのゲートにそれぞれ共通結合され、さ
らにＮＭＯ３領域ＮＭ３の対応するＮチャンネルＭＯＳ
ＦＥＴのゲートにそれぞれ共通結合される。ＰＭＯ３領
域ＰＭ３に設けられる３１１１のＰチャンネルＭＯ３Ｆ
ＥＴ、！：ＮＭＯ５領域ＮＭ３及びＮＭ４に設けられる
６個のＮチャンネルＭＯＳＦＥＴは、ＮＭＯ３領域ＮＭ
５に設けられる１個のＮチャンネルＭＯＳＦＥＴ及びバ
イポーラトランジスタ領域ＢＴＩ〜ＢＴ４に設けられる
４個のバイポーラトランジスタとともに、このゲートア
レイ集積回路の第２のセルとされ、２人力ないし３人力
のＢ ｌ −ＣＭＯＳ複合論理ゲート回路あるいはＢ
ｉ −ＣＭＯＳインバータ回路（言い換えると、１入力
のＢｉ−ＣＭＯＳ複合論理ゲート回路）を構成するもの
となる。
この実施例のゲートアレイ集積回路において、Ｂ ｉ
−ＣＭＯＳ複合論理ゲート回路は、特に制限されないが
、２段階の駆動能力を選択的に持つことができる。Ｂｉ
−ＣＭＯＳ複合論理ゲート回路は、比較的小さな駆動能
力が必要とされるとき、バイポーラトランジスタ領域Ｂ
ＴＩ及びＥＴ２に形成される２１［１のバイポーラトラ
ンジスタを出力トランジスタとする。Ｂｉ−ＣＭＯＳ複
合論理ゲート回路に比較的大きな駆動能力が必要とされ
るとき、上記出力トランジスタには、バイポーラトラン
ジスタ領域ＢＴ３及びＥＴ４に形成される一対のバイポ
ーラトランジスタがそれぞれ並列接続される。
−ＣＭＯＳ複合論理ゲート回路は、特に制限されないが
、２段階の駆動能力を選択的に持つことができる。Ｂｉ
−ＣＭＯＳ複合論理ゲート回路は、比較的小さな駆動能
力が必要とされるとき、バイポーラトランジスタ領域Ｂ
ＴＩ及びＥＴ２に形成される２１［１のバイポーラトラ
ンジスタを出力トランジスタとする。Ｂｉ−ＣＭＯＳ複
合論理ゲート回路に比較的大きな駆動能力が必要とされ
るとき、上記出力トランジスタには、バイポーラトラン
ジスタ領域ＢＴ３及びＥＴ４に形成される一対のバイポ
ーラトランジスタがそれぞれ並列接続される。
第３図には、第２図のゲートアレイ集積回路により構成
される論理回路の一実施例の回路図が部分的に示されて
いる。また、第４図ないし第６図には、第３図の論理回
路に含まれるＣＭＯＳインバータ回路Ｎ１とＣＭＯＳナ
ントゲート回路ＮＡＧ１及びＢｔ−ＣＭＯＳナントゲー
ト回路ＢＮ八ｌのへ実施例の回路図がそれぞれ示されて
いる。
される論理回路の一実施例の回路図が部分的に示されて
いる。また、第４図ないし第６図には、第３図の論理回
路に含まれるＣＭＯＳインバータ回路Ｎ１とＣＭＯＳナ
ントゲート回路ＮＡＧ１及びＢｔ−ＣＭＯＳナントゲー
ト回路ＢＮ八ｌのへ実施例の回路図がそれぞれ示されて
いる。
これらの図において、チャンネル（バンクゲート）部に
矢印が付加されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付加されないＮチャンネルＭＯ３ＦＥＴと区
別される。また、図示されるバイポーラトランジスタは
、すべてＮＰＮ型トランジスタである。なお、第３図に
おいて、論理回路の具体的な演算条件や各入力信号及び
出力信号の論理条件については、この発明に直接関係な
いので、その詳細な説明を割愛する。
矢印が付加されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付加されないＮチャンネルＭＯ３ＦＥＴと区
別される。また、図示されるバイポーラトランジスタは
、すべてＮＰＮ型トランジスタである。なお、第３図に
おいて、論理回路の具体的な演算条件や各入力信号及び
出力信号の論理条件については、この発明に直接関係な
いので、その詳細な説明を割愛する。
第３図において、論理回路の図示されない回路から供給
される入力信号Ａは、特に制限されないが、ＣＭＯＳイ
ンバータ回路Ｎ１により反転された後、ＣＭＯＳナント
ゲート回路ＮＡＧ１の第１の入力端子に供給される。こ
のＣＭＯＳナントゲート回路ＮＡＧ１の第２及び第３の
入力端子には、論理回路の図示されない回路から、入力
信号Ｂ及びＣがそれぞれ供給される。ＣＭＯＳナントゲ
ート回路ＮＡＧ１の出力信号は、ＣＭＯＳインバータ回
路Ｎ２によりて反転された後、Ｂ ｉ −ＣＭＯＳナン
トゲート回路ＢＮＡＩの第１の入力端子に供給される。
される入力信号Ａは、特に制限されないが、ＣＭＯＳイ
ンバータ回路Ｎ１により反転された後、ＣＭＯＳナント
ゲート回路ＮＡＧ１の第１の入力端子に供給される。こ
のＣＭＯＳナントゲート回路ＮＡＧ１の第２及び第３の
入力端子には、論理回路の図示されない回路から、入力
信号Ｂ及びＣがそれぞれ供給される。ＣＭＯＳナントゲ
ート回路ＮＡＧ１の出力信号は、ＣＭＯＳインバータ回
路Ｎ２によりて反転された後、Ｂ ｉ −ＣＭＯＳナン
トゲート回路ＢＮＡＩの第１の入力端子に供給される。
このＢ１−ＣＭＯＳナントゲート回路ＢＮＡＩの第２及
び第３の入力端子には、論理回路の図示されない回路か
ら入力信号りと入力信号ＥのＣＭＯＳインバータ回路Ｎ
３による反転信号がそれぞれ供給される。Ｂ１−ＣＭＯ
Ｓナントゲート回路ＢＮＡ２の出力信号Ｆは、Ｂ１−Ｃ
ＭＯＳノアゲート回路ＢＮＯ１の第１の入力端子に供給
されるとともに、論理回路の図示されない回路に供給さ
れる。Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡＩの出力
信号Ｆは、合計３個の論理ゲート回路の入力端子に供給
され、そのファンアウトｔｏは３個とされる。
び第３の入力端子には、論理回路の図示されない回路か
ら入力信号りと入力信号ＥのＣＭＯＳインバータ回路Ｎ
３による反転信号がそれぞれ供給される。Ｂ１−ＣＭＯ
Ｓナントゲート回路ＢＮＡ２の出力信号Ｆは、Ｂ１−Ｃ
ＭＯＳノアゲート回路ＢＮＯ１の第１の入力端子に供給
されるとともに、論理回路の図示されない回路に供給さ
れる。Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡＩの出力
信号Ｆは、合計３個の論理ゲート回路の入力端子に供給
され、そのファンアウトｔｏは３個とされる。
ここで、ＣＭＯＳインバータ回路Ｎｌは、第４図に示さ
れるように、回路の電源電圧Ｖｃｃ及び接地電位間に直
列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱＩ及び
ＮチャンネルＭＯ３ＦＥ′ｒＱ１１を含む、これらのＭ
Ｏ３ＦＥＴＱＩ及びＱｌｌのゲートは共通結合され、Ｃ
ＭＯＳインバータ回路Ｎｌの入力端子ｌとされる。また
、上記ＭＯ３Ｆ ＥＴＱ １及びＱｌ、■の共通結合さ
れたドレインは、ＣＭＯＳインバータ回路Ｎｌの出力端
子０とされる。これにより、ＣＭＯＳインバータ回路Ｎ
１の出力信号０は、入力信号ｉ５がハイレベルとされる
とき回路の接地電位のようなロウレベルとされ、入力信
号ｌがロウレベルとされるとき回路の電源電圧Ｖｃｃの
ようなハイレベルとされる。
れるように、回路の電源電圧Ｖｃｃ及び接地電位間に直
列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱＩ及び
ＮチャンネルＭＯ３ＦＥ′ｒＱ１１を含む、これらのＭ
Ｏ３ＦＥＴＱＩ及びＱｌｌのゲートは共通結合され、Ｃ
ＭＯＳインバータ回路Ｎｌの入力端子ｌとされる。また
、上記ＭＯ３Ｆ ＥＴＱ １及びＱｌ、■の共通結合さ
れたドレインは、ＣＭＯＳインバータ回路Ｎｌの出力端
子０とされる。これにより、ＣＭＯＳインバータ回路Ｎ
１の出力信号０は、入力信号ｉ５がハイレベルとされる
とき回路の接地電位のようなロウレベルとされ、入力信
号ｌがロウレベルとされるとき回路の電源電圧Ｖｃｃの
ようなハイレベルとされる。
ＣＭ ＯＳインバータ回路Ｎ２及びＮ３は、上記ＣＭＯ
Ｓインバータ回路Ｎ１と同一の回路構成とされる。
Ｓインバータ回路Ｎ１と同一の回路構成とされる。
この実施例において、−り記ＣＭＯＳインバータ回路Ｎ
１のＭＯ３ＦＥＴＱＩは、特に制限されないが、セルマ
スクＣＭＩのＰＭＯ３領域ＰＭＩに設けられる第１のＰ
チャンネルＭＯ３ＦＥＴによって構成され、ＭＯ３ＦＥ
ＴＱＩ １は、そのＮＭＯ３領域ＮＭＩに設けられる第
１のＮチャンネルＭＯＳ Ｆ ＥＴによって構成される
。同様に、ＣＭＯＳインバータ回路Ｎ２及びＮ３のＭＯ
Ｓ Ｆ ＥＴＱｌは、特に制限されないが、セルマスタ
ＣＭＩのＰＭＯ３領域ＰＭＩに設けられる第２及び第３
のＰチャンネルＭＯ３ＦＥＴによってそれぞれ構成され
、ＭＯ５ＦＥＴＱＩ １は、そのＮＭＯ３領域ＮＭＩに
設けられる第２及び第３のＮチャンネルＭＯ３ＦＥＴに
よりてそれぞれ構成される。
１のＭＯ３ＦＥＴＱＩは、特に制限されないが、セルマ
スクＣＭＩのＰＭＯ３領域ＰＭＩに設けられる第１のＰ
チャンネルＭＯ３ＦＥＴによって構成され、ＭＯ３ＦＥ
ＴＱＩ １は、そのＮＭＯ３領域ＮＭＩに設けられる第
１のＮチャンネルＭＯＳ Ｆ ＥＴによって構成される
。同様に、ＣＭＯＳインバータ回路Ｎ２及びＮ３のＭＯ
Ｓ Ｆ ＥＴＱｌは、特に制限されないが、セルマスタ
ＣＭＩのＰＭＯ３領域ＰＭＩに設けられる第２及び第３
のＰチャンネルＭＯ３ＦＥＴによってそれぞれ構成され
、ＭＯ５ＦＥＴＱＩ １は、そのＮＭＯ３領域ＮＭＩに
設けられる第２及び第３のＮチャンネルＭＯ３ＦＥＴに
よりてそれぞれ構成される。
次に、ＣＭＯＳナントゲート回路ＮＡＧＩは、第５図に
示されるように、回路の電源電圧Ｖｃｃ及び接地電位間
に直列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱ２
及びＮチャンネルＭ ＯＳ Ｆ ＥＴＱ１２〜Ｑ１４を
含む、ＭＯ３ＦＥＴＱ２には、さらにＰチャンネルＭＯ
３ＦＥＴＱ３及びＱ４が並列形態に設けられる。ＭＯ３
ＦＥＴＱ２のゲートは、対応するＭＯ５ＦＥＴＱ１２の
ゲートに共通結合され、ＣＭＯＳナントゲート回路ＮＡ
ＧＩの第１の入力端子１１とされる。同様に、ＭＯ３Ｆ
ＥＴＱ３及びＱ４のゲートは、対応するＭＯ３ＦＥＴＱ
１３及びＱｌ４のゲートにそれぞれ共通結合され、それ
ぞれＣＭＯＳナントゲート回路ＮＡＧＩの第２及び第３
の入力端子１２及びｉ３とされる。これにより、ＣＭＯ
Ｓナントゲート回路ＮＡＧ１の出力信号０は、入力信号
１１〜Ｉ３がすべてハイレベルとされるとき回路の接地
電位のようなロウレベルとされ、入力信号１１〜１３の
いずれかがロウレベルとされるとき回路の電源電圧Ｖｃ
ｃのようなハイレベルとされる。
示されるように、回路の電源電圧Ｖｃｃ及び接地電位間
に直列形態に設けられるＰチャンネルＭＯ３ＦＥＴＱ２
及びＮチャンネルＭ ＯＳ Ｆ ＥＴＱ１２〜Ｑ１４を
含む、ＭＯ３ＦＥＴＱ２には、さらにＰチャンネルＭＯ
３ＦＥＴＱ３及びＱ４が並列形態に設けられる。ＭＯ３
ＦＥＴＱ２のゲートは、対応するＭＯ５ＦＥＴＱ１２の
ゲートに共通結合され、ＣＭＯＳナントゲート回路ＮＡ
ＧＩの第１の入力端子１１とされる。同様に、ＭＯ３Ｆ
ＥＴＱ３及びＱ４のゲートは、対応するＭＯ３ＦＥＴＱ
１３及びＱｌ４のゲートにそれぞれ共通結合され、それ
ぞれＣＭＯＳナントゲート回路ＮＡＧＩの第２及び第３
の入力端子１２及びｉ３とされる。これにより、ＣＭＯ
Ｓナントゲート回路ＮＡＧ１の出力信号０は、入力信号
１１〜Ｉ３がすべてハイレベルとされるとき回路の接地
電位のようなロウレベルとされ、入力信号１１〜１３の
いずれかがロウレベルとされるとき回路の電源電圧Ｖｃ
ｃのようなハイレベルとされる。
この実施例において、ＣＭＯＳナントゲート回路ＮＡＧ
１のＰチャンネルＭＯ３ＦＥＴＱ２〜Ｑ４は、特に制限
されないが、上記セルマスクＣＭ１のＰＭＯ３領域ＰＭ
２に設けられる第１〜第３のＰチャンネルＭＯ３ＦＥＴ
によって構成される。
１のＰチャンネルＭＯ３ＦＥＴＱ２〜Ｑ４は、特に制限
されないが、上記セルマスクＣＭ１のＰＭＯ３領域ＰＭ
２に設けられる第１〜第３のＰチャンネルＭＯ３ＦＥＴ
によって構成される。
また、ＮチャンネルＭＯ３ＦＥＴＱ１２〜Ｑ１４は、セ
ルマスクＣＭＩのＮＭＯ３領域ＮＭ２に設けられる第１
〜第３のＮチャンネルＭＯ３ＦＥＴによって構成される
。
ルマスクＣＭＩのＮＭＯ３領域ＮＭ２に設けられる第１
〜第３のＮチャンネルＭＯ３ＦＥＴによって構成される
。
Ｂ ｌ −ＣＭＯＳナントゲート回路ＢＮＡＩは、第６
図に示されるように、回路の電源電圧Ｖｃｃと接地電位
との間にトーテムポール形態に設けられる出力バイポー
ラトランジスタＴ１及びＴ２を含む。出力トランジスタ
ＴＩのエミッタ及び出力トランジスタＴ２のコレクタの
共通結合されたノードは、Ｂ１−ＣＭＯＳナントゲート
回路ＢＮＡＩの出力端子０とされる。出力トランジスタ
ＴＩのベースと回路の電源電圧ＶＣＣとの間には、並列
形態とされる３１［１のＰヂャンネルＭＯ３ＦＥＴＱ５
〜Ｑ６が設けられる。また、出力トランジスタＴＩのベ
ースと回路の接地電位との間には、直列形態とされる３
個のＮチャンネルＭＯＳ Ｆ ＥＴＱ １５〜Ｑ１７が
設けられる。これらのＭＯＳ Ｆ ＥＴＱ５〜Ｑ７及び
Ｑ１５〜Ｑ１７は、上記第５図と同様な３人力のＣＭＯ
Ｓナントゲート回路を構成する。一方、出力トランジス
タＴ２のベースと出力端子０との間には、直列形態とさ
れる３個のＮチャンネルＭＯ３ＦＥＴＱ１８〜Ｑ２０が
設けられる。また、出力トランジスタＴ２のベースと回
路の接地電位との間には、そのゲートが出力端子０に共
通結合されるＮチャンネルＭＯ３ＦＥＴＱ２１が段けら
れる。ＭＯ３ＦＥＴＱ１８〜Ｑ２０のゲートは、対応す
る上記ＭＯ３ＦＥＴＱＬ５〜Ｑ１７のゲートにそれぞれ
共通結合され、それぞれＢ１−ＣＭＯＳナントゲート回
路ＢＮＡＩの第１〜第３の入力端子１１〜Ｉ３とされる
。これにより、Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡ
Ｉの出力信号０は、入力信号１１〜ｉ３がともにハイレ
ベルとされるとき、回路のｍ源電圧Ｖｃｃよりも出力ト
ランジスタＴＩのベース・エミッタ電圧骨だけ低いハイ
レベルとされ、入力信号ｉ１〜１３のいずれかがロウレ
ベルとされるとき、回路の接地電位よりも出力トランジ
スタＴ２のベース・エミッタ電圧骨だけ高いロウレベル
とされる。
図に示されるように、回路の電源電圧Ｖｃｃと接地電位
との間にトーテムポール形態に設けられる出力バイポー
ラトランジスタＴ１及びＴ２を含む。出力トランジスタ
ＴＩのエミッタ及び出力トランジスタＴ２のコレクタの
共通結合されたノードは、Ｂ１−ＣＭＯＳナントゲート
回路ＢＮＡＩの出力端子０とされる。出力トランジスタ
ＴＩのベースと回路の電源電圧ＶＣＣとの間には、並列
形態とされる３１［１のＰヂャンネルＭＯ３ＦＥＴＱ５
〜Ｑ６が設けられる。また、出力トランジスタＴＩのベ
ースと回路の接地電位との間には、直列形態とされる３
個のＮチャンネルＭＯＳ Ｆ ＥＴＱ １５〜Ｑ１７が
設けられる。これらのＭＯＳ Ｆ ＥＴＱ５〜Ｑ７及び
Ｑ１５〜Ｑ１７は、上記第５図と同様な３人力のＣＭＯ
Ｓナントゲート回路を構成する。一方、出力トランジス
タＴ２のベースと出力端子０との間には、直列形態とさ
れる３個のＮチャンネルＭＯ３ＦＥＴＱ１８〜Ｑ２０が
設けられる。また、出力トランジスタＴ２のベースと回
路の接地電位との間には、そのゲートが出力端子０に共
通結合されるＮチャンネルＭＯ３ＦＥＴＱ２１が段けら
れる。ＭＯ３ＦＥＴＱ１８〜Ｑ２０のゲートは、対応す
る上記ＭＯ３ＦＥＴＱＬ５〜Ｑ１７のゲートにそれぞれ
共通結合され、それぞれＢ１−ＣＭＯＳナントゲート回
路ＢＮＡＩの第１〜第３の入力端子１１〜Ｉ３とされる
。これにより、Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡ
Ｉの出力信号０は、入力信号１１〜ｉ３がともにハイレ
ベルとされるとき、回路のｍ源電圧Ｖｃｃよりも出力ト
ランジスタＴＩのベース・エミッタ電圧骨だけ低いハイ
レベルとされ、入力信号ｉ１〜１３のいずれかがロウレ
ベルとされるとき、回路の接地電位よりも出力トランジ
スタＴ２のベース・エミッタ電圧骨だけ高いロウレベル
とされる。
この実施例において、Ｂ１−ＣＭＯＳナントゲート回路
ＢＮＡ１の出力トランジスタＴ１及びＴ２は、特に制限
されないが、上記セルマスタＣＭｌのバイポーラトラン
ジスタ領域ＢＴＩ及びＢＴ２に設けられるバイポーラト
ランジスタによってそれぞれ構成される。また、Ｐチャ
ンネルＭＯ３ＦＥＴＱ５〜Ｑ７及びＮチャンネルＭＯ３
ＦＥＴＱ１５〜Ｑ１７は、セルマスクＣＭＩのＰＭＯ３
領域ＰＭ３及びＮＭＯ３領域ＮＭ３に設けられる第１〜
第３のＰチャンネルＭＯ３ＦＥＴ及びＮチヤンネルＭＯ
５ＦＥＴによってそれぞれ構成される。さらに、Ｎヂャ
ンネルＭＯ３ＦＥＴＱＩ ８〜Ｑ２０は、セルマスクＣ
ＭＩのＮＭＯ５ｍ域ＮＭ４に設けられる第１−第３のＮ
チャンネルＭＯＳＦＥＴによってそれぞれ構成され、Ｎ
チャンネルＭＯ３ＦＥＴＱ２１は、そのＮＭＯ５領域Ｎ
Ｍ５に設けられる１個のＮチャンネルＭＯＳＦＥＴによ
って構成される。
ＢＮＡ１の出力トランジスタＴ１及びＴ２は、特に制限
されないが、上記セルマスタＣＭｌのバイポーラトラン
ジスタ領域ＢＴＩ及びＢＴ２に設けられるバイポーラト
ランジスタによってそれぞれ構成される。また、Ｐチャ
ンネルＭＯ３ＦＥＴＱ５〜Ｑ７及びＮチャンネルＭＯ３
ＦＥＴＱ１５〜Ｑ１７は、セルマスクＣＭＩのＰＭＯ３
領域ＰＭ３及びＮＭＯ３領域ＮＭ３に設けられる第１〜
第３のＰチャンネルＭＯ３ＦＥＴ及びＮチヤンネルＭＯ
５ＦＥＴによってそれぞれ構成される。さらに、Ｎヂャ
ンネルＭＯ３ＦＥＴＱＩ ８〜Ｑ２０は、セルマスクＣ
ＭＩのＮＭＯ５ｍ域ＮＭ４に設けられる第１−第３のＮ
チャンネルＭＯＳＦＥＴによってそれぞれ構成され、Ｎ
チャンネルＭＯ３ＦＥＴＱ２１は、そのＮＭＯ５領域Ｎ
Ｍ５に設けられる１個のＮチャンネルＭＯＳＦＥＴによ
って構成される。
ところで、第３図の実施例において、Ｂ１−ＣＭＯＳナ
ントゲート回路ＢＮＡＩのファンアウトｆＯは３とされ
るため、Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡＩの出
力段はそれぞれ単一のトランジスタＴＩ及びＴ２によっ
て構成される。［３ｉ・ＣＭＯＳナントゲート回路ＢＮ
Ａ１に比較的大きな駆動能力が必要とされる場合、第６
図に点線で示されるように、出力トランジスタＴ１及び
Ｔ２に、出力トランジスタＴ３及びＴ４がそれぞれ並列
形態に設けられる。これらの出力トランジスタＴ３及び
Ｔ４は、特に制限されないが、セルマスクＣＭＩのバイ
ポーラトランジスタ領域ＢＴ３及びＥＴ４に設けられる
一対のバイポーラトランジスタによってそれぞれ構成さ
れる。
ントゲート回路ＢＮＡＩのファンアウトｆＯは３とされ
るため、Ｂ１−ＣＭＯＳナントゲート回路ＢＮＡＩの出
力段はそれぞれ単一のトランジスタＴＩ及びＴ２によっ
て構成される。［３ｉ・ＣＭＯＳナントゲート回路ＢＮ
Ａ１に比較的大きな駆動能力が必要とされる場合、第６
図に点線で示されるように、出力トランジスタＴ１及び
Ｔ２に、出力トランジスタＴ３及びＴ４がそれぞれ並列
形態に設けられる。これらの出力トランジスタＴ３及び
Ｔ４は、特に制限されないが、セルマスクＣＭＩのバイ
ポーラトランジスタ領域ＢＴ３及びＥＴ４に設けられる
一対のバイポーラトランジスタによってそれぞれ構成さ
れる。
第３図において、Ｂｔ・ＣＭＯＳＭＯＳ−ト回路ＢＮＯ
Ｉの第２及び第３の入力端子には、論理回路の図示され
ない回路から入力信号Ｇと入力信号ＨのＣＭＯＳインバ
ータ回路Ｎ４による反転信号がそれぞれ供給される。Ｂ
１−ＣＭＯＳＭＯＳ−ト回路ＢＮＯＩの出力信号には、
ＣＭＯＳナントゲート回路ＮＡＧ２の第１の入力端子に
供給されるとともに、論理回路の図示されない回路に供
給される。Ｂ１−ＣＭＯＳノアゲート回路ＢＮＯ１の出
力信号には、合針８個の論理ゲート回路の入力端子に供
給され、そのファンアラ）ｔｏは８個とされる。上記Ｃ
ＭＯＳナントゲート回路ＮＡＧ２の第２の入力端子には
、論理回路の図示されない回路から入力信号■が供給さ
れ、その第３の入力端子には、ＣＭＯＳノアゲート回路
ＮＯＧ １の出力信号が供給される。このＣＭＯＳノア
ゲート回路Ｎ０ＧＩの第１の入力端子には、上記ＣＭＯ
Ｓインバータ回路Ｎ４の出力信号が供給され、その第２
の入力端子には、論理回路の図示されない回路から入力
信号Ｊが供給される。
Ｉの第２及び第３の入力端子には、論理回路の図示され
ない回路から入力信号Ｇと入力信号ＨのＣＭＯＳインバ
ータ回路Ｎ４による反転信号がそれぞれ供給される。Ｂ
１−ＣＭＯＳＭＯＳ−ト回路ＢＮＯＩの出力信号には、
ＣＭＯＳナントゲート回路ＮＡＧ２の第１の入力端子に
供給されるとともに、論理回路の図示されない回路に供
給される。Ｂ１−ＣＭＯＳノアゲート回路ＢＮＯ１の出
力信号には、合針８個の論理ゲート回路の入力端子に供
給され、そのファンアラ）ｔｏは８個とされる。上記Ｃ
ＭＯＳナントゲート回路ＮＡＧ２の第２の入力端子には
、論理回路の図示されない回路から入力信号■が供給さ
れ、その第３の入力端子には、ＣＭＯＳノアゲート回路
ＮＯＧ １の出力信号が供給される。このＣＭＯＳノア
ゲート回路Ｎ０ＧＩの第１の入力端子には、上記ＣＭＯ
Ｓインバータ回路Ｎ４の出力信号が供給され、その第２
の入力端子には、論理回路の図示されない回路から入力
信号Ｊが供給される。
ここで、ＣＭＯＳインバータ回路Ｎ４は、上記ＣＭＯＳ
インバータ回路Ｎ１〜Ｎ３と同一の回路構成とされ、特
に制限されないが、セルマスクＣＭ２のＰＭＯ５領域Ｐ
ＭＩに設けられる第１のＰチャンネルＭＯＳＦＥＴと、
そのＮＭＯ５領域ＮＭｌに設けられる第１のＮチャンネ
ルＭＯＳＦＥＴによって構成される。同様に、ＣＭＯＳ
ナントゲート回路ＮＡＧ２は、上記ナントゲート回路Ｎ
ＡＧＩと同一の回路構成とされ、特に制限されないが、
セルマスタＣＭ２のＰＭＯ３領域ＰＭ２に設けられる３
個のＰチャンネルＭＯＳＦＥＴと、そのＮＭＯ３領域Ｎ
Ｍ２に設けられる３個のＮチャンネルＭＯＳＦＥＴによ
って構成される。
インバータ回路Ｎ１〜Ｎ３と同一の回路構成とされ、特
に制限されないが、セルマスクＣＭ２のＰＭＯ５領域Ｐ
ＭＩに設けられる第１のＰチャンネルＭＯＳＦＥＴと、
そのＮＭＯ５領域ＮＭｌに設けられる第１のＮチャンネ
ルＭＯＳＦＥＴによって構成される。同様に、ＣＭＯＳ
ナントゲート回路ＮＡＧ２は、上記ナントゲート回路Ｎ
ＡＧＩと同一の回路構成とされ、特に制限されないが、
セルマスタＣＭ２のＰＭＯ３領域ＰＭ２に設けられる３
個のＰチャンネルＭＯＳＦＥＴと、そのＮＭＯ３領域Ｎ
Ｍ２に設けられる３個のＮチャンネルＭＯＳＦＥＴによ
って構成される。
次に、ＣＭＯＳノアゲート回路Ｎ０Ｇｌは、上記ナント
ゲート回路ＮＡＧ１及びＮＡＧ２から類推できるように
、回路の電源電圧Ｖｃｃ及び接地電位の間に直列形態に
設けられ、直列形態とされる２個のＰチャンネルＭＯＳ
Ｆ ＥＴと並列形態とされる２個のＮチャンネルＭＯ
ＳＦＥＴを含む、この実施例において、ＣＭＯＳノアゲ
ート回路Ｎ。
ゲート回路ＮＡＧ１及びＮＡＧ２から類推できるように
、回路の電源電圧Ｖｃｃ及び接地電位の間に直列形態に
設けられ、直列形態とされる２個のＰチャンネルＭＯＳ
Ｆ ＥＴと並列形態とされる２個のＮチャンネルＭＯ
ＳＦＥＴを含む、この実施例において、ＣＭＯＳノアゲ
ート回路Ｎ。
Ｇ１を構成す４２ｆＦＩｉｆ）Ｐｆ＋ンネルＭＯ３ＦＥ
Ｔは、特に制限されないが、上記セルマスタＣＭ２のＰ
ＭＯ３領域ＰＭＩに設けられる第２及び第３（ＤＰチャ
ンネ／ＩｚＭＯ３ＦＥＴと、そ（７）ＮＭＯ３領域ＮＭ
Ｉに設けられる第２及び第３のＮチャンネルＭＯＳＦＥ
Ｔによって構成される。
Ｔは、特に制限されないが、上記セルマスタＣＭ２のＰ
ＭＯ３領域ＰＭＩに設けられる第２及び第３（ＤＰチャ
ンネ／ＩｚＭＯ３ＦＥＴと、そ（７）ＮＭＯ３領域ＮＭ
Ｉに設けられる第２及び第３のＮチャンネルＭＯＳＦＥ
Ｔによって構成される。
さらに、Ｂ１−ＣＭＯＳノアゲート回路ＢＮＯ１は、上
記Ｂ ｌ −ＣＭＯＳナントゲート回路ＢＮＡ１から類
推できるように、回路の電源電圧Ｖｃｃ及び接地電位の
間にトーテムポール形態に設けられる２個の出力トラン
ジスタ゛ｒ１及びＴ２を基本構成とする。上記出力トラ
ンジスタＴＩの前段には、ＣＭＯＳノアゲート回路を構
成する３個のＰチャンネルＭＯＳＦＥＴ及び３個のＮチ
ャンネルＭＯＳ Ｆ ＥＴが設けられ、上記出力トラン
ジスタＴ２のコレクタ及びベース間には、並列形態とさ
れる３個のＮチャンネルＭＯＳＦＥＴが設けられる。ま
た、上記出力トランジスタＴ２のベースと回路の接地電
位との間には、そのゲートが出力トランジスタＴ２のコ
レクタに結合される１ １１１ｉ１のＮチャンネルＭＯ
３ＦＥＴが設けられる。これらのトランジスタＴ１及び
Ｔ２ならびに各ＭＯＳＦＥＴは、上記Ｂ１−ＣＭＯＳナ
ントゲート回路ＢＮＡ１の各回路素子に対応して、セル
マスクＣＭ２のＰＭＯ３領域ＰＭ３とＮＭＯ３領域Ｎ領
域Ｎ−３ＮＭ５ならびにバイポーラトランジスタ領域Ｂ
Ｔ１及びＢＴ２に設けられる各回路素子によって構成さ
れる。第３図の実施例において、Ｂ１−ＣＭＯＳノアゲ
ート回路ＢＮＯＩのファンアウトｆＯは８とされるため
、出力トランジスタＴ１及びＴ２には、一対の出力トラ
ンジスタＴ３及びＴ４がそれぞれ並列形態に設けられる
。言うまでもなく、これらのトランジスタＴ３及びＴ４
は、セルマスタＣＭ２のバイポーラトランジスタ領域Ｂ
Ｔ３及びＢＴ４に設けられる一対のバイポーラトランジ
スタによって構成される。
記Ｂ ｌ −ＣＭＯＳナントゲート回路ＢＮＡ１から類
推できるように、回路の電源電圧Ｖｃｃ及び接地電位の
間にトーテムポール形態に設けられる２個の出力トラン
ジスタ゛ｒ１及びＴ２を基本構成とする。上記出力トラ
ンジスタＴＩの前段には、ＣＭＯＳノアゲート回路を構
成する３個のＰチャンネルＭＯＳＦＥＴ及び３個のＮチ
ャンネルＭＯＳ Ｆ ＥＴが設けられ、上記出力トラン
ジスタＴ２のコレクタ及びベース間には、並列形態とさ
れる３個のＮチャンネルＭＯＳＦＥＴが設けられる。ま
た、上記出力トランジスタＴ２のベースと回路の接地電
位との間には、そのゲートが出力トランジスタＴ２のコ
レクタに結合される１ １１１ｉ１のＮチャンネルＭＯ
３ＦＥＴが設けられる。これらのトランジスタＴ１及び
Ｔ２ならびに各ＭＯＳＦＥＴは、上記Ｂ１−ＣＭＯＳナ
ントゲート回路ＢＮＡ１の各回路素子に対応して、セル
マスクＣＭ２のＰＭＯ３領域ＰＭ３とＮＭＯ３領域Ｎ領
域Ｎ−３ＮＭ５ならびにバイポーラトランジスタ領域Ｂ
Ｔ１及びＢＴ２に設けられる各回路素子によって構成さ
れる。第３図の実施例において、Ｂ１−ＣＭＯＳノアゲ
ート回路ＢＮＯＩのファンアウトｆＯは８とされるため
、出力トランジスタＴ１及びＴ２には、一対の出力トラ
ンジスタＴ３及びＴ４がそれぞれ並列形態に設けられる
。言うまでもなく、これらのトランジスタＴ３及びＴ４
は、セルマスタＣＭ２のバイポーラトランジスタ領域Ｂ
Ｔ３及びＢＴ４に設けられる一対のバイポーラトランジ
スタによって構成される。
以上のように、この実施例のゲートアレイ集積回路は、
格子状に配置される複数のセルマスクＣＭを含む、これ
らのセルマスタＣＭは、３人力のＣＭＯＳ論理ゲート回
路あるいはそれに相当する２人力のＣＭ ＯＳ 論理ゲ
ート回路又はＣＭＯＳインバータ回路（言い換えると、
１人力のＣＭＯＳ論理ゲート回路）を組み合わせて構成
しうる２組の第１のセルと、２人力ないし３人力のＢｉ
−ＣＭＯＳ複合論理ゲート回路又はＢ１−ＣＭＯＳイン
バータ回路（言い換えると、１入力のＢｉ−ＣＭＯ８ｒ
ｉ合論理ゲート回路）を構成しうる１組の第２のセルを
それぞれ含む。また、上記Ｂｉ−ＣＭＯＳ？３を合論理
ゲート回路に比較的大きな駆動能力が必要とされるとき
選択的に用いられる一対のバイポーラトランジスタをそ
れぞれ含む。
格子状に配置される複数のセルマスクＣＭを含む、これ
らのセルマスタＣＭは、３人力のＣＭＯＳ論理ゲート回
路あるいはそれに相当する２人力のＣＭ ＯＳ 論理ゲ
ート回路又はＣＭＯＳインバータ回路（言い換えると、
１人力のＣＭＯＳ論理ゲート回路）を組み合わせて構成
しうる２組の第１のセルと、２人力ないし３人力のＢｉ
−ＣＭＯＳ複合論理ゲート回路又はＢ１−ＣＭＯＳイン
バータ回路（言い換えると、１入力のＢｉ−ＣＭＯ８ｒ
ｉ合論理ゲート回路）を構成しうる１組の第２のセルを
それぞれ含む。また、上記Ｂｉ−ＣＭＯＳ？３を合論理
ゲート回路に比較的大きな駆動能力が必要とされるとき
選択的に用いられる一対のバイポーラトランジスタをそ
れぞれ含む。
ＣＭＯＳ論理ゲート回路の伝達遅延時間ｔｐｄは、第７
図に示されるように、そのファンアウトＣｏが少なく負
荷容量ＣＬが比較的小さくされるとき、Ｂｉ−ＣＭＯＳ
複合論理ゲート回路に比較して小さくされ、その負荷容
量ＣＬが比較的大きくされるとき、逆にＢｉ−ＣＭＯＳ
複合論理ゲート回路に比較して大き（される、一方、Ｂ
ｉ−ＣＭＯＳ複合論理ゲート回路の伝達遅延時間ｔｐｄ
は、その出力トランジスタのエミッタサイズＥＳが小さ
くされるに従って、同様な負荷依存性を呈する。このた
め、第３図の論理回路では、インバータ回路Ｎ１〜Ｎ４
やナントゲート回路ＮＡＧＩ〜ＮＡＧ２及びノアゲート
回路Ｎ０ＧＩのように、その負荷容量ＣＬが例えばＣａ
より小さてすむようなＩｒｌ！又は２個のファンアウト
としか必要とされない論理ゲート回路が、各セルマスタ
ＣＭの第１のセルによって構成され、また、ナントゲー
ト回路ＢＮＡＩやノアゲート回路ＢＮＯＩのように、そ
の負荷容量ＣＬが例えばｃｂを超えるような比較的多く
のファンアウトを必要とする論理ゲート回路が、各セル
マスタＣＭの第２のセルによって構成される。さらに、
ノアゲート回路ＢＮＯＩのように、その負荷容ＩｃＬが
Ｃｃを超えるような８（囚のファンアウトを必要とする
Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路については、トー
テムポール形態とされる出力トランジスタがそれぞれ並
列形態とされる２ｆｌｌのバイポーラトランジスタによ
って構成され、エミッタサイズＥＳが拡大されることで
、その駆動能力が高められる。
図に示されるように、そのファンアウトＣｏが少なく負
荷容量ＣＬが比較的小さくされるとき、Ｂｉ−ＣＭＯＳ
複合論理ゲート回路に比較して小さくされ、その負荷容
量ＣＬが比較的大きくされるとき、逆にＢｉ−ＣＭＯＳ
複合論理ゲート回路に比較して大き（される、一方、Ｂ
ｉ−ＣＭＯＳ複合論理ゲート回路の伝達遅延時間ｔｐｄ
は、その出力トランジスタのエミッタサイズＥＳが小さ
くされるに従って、同様な負荷依存性を呈する。このた
め、第３図の論理回路では、インバータ回路Ｎ１〜Ｎ４
やナントゲート回路ＮＡＧＩ〜ＮＡＧ２及びノアゲート
回路Ｎ０ＧＩのように、その負荷容量ＣＬが例えばＣａ
より小さてすむようなＩｒｌ！又は２個のファンアウト
としか必要とされない論理ゲート回路が、各セルマスタ
ＣＭの第１のセルによって構成され、また、ナントゲー
ト回路ＢＮＡＩやノアゲート回路ＢＮＯＩのように、そ
の負荷容量ＣＬが例えばｃｂを超えるような比較的多く
のファンアウトを必要とする論理ゲート回路が、各セル
マスタＣＭの第２のセルによって構成される。さらに、
ノアゲート回路ＢＮＯＩのように、その負荷容ＩｃＬが
Ｃｃを超えるような８（囚のファンアウトを必要とする
Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路については、トー
テムポール形態とされる出力トランジスタがそれぞれ並
列形態とされる２ｆｌｌのバイポーラトランジスタによ
って構成され、エミッタサイズＥＳが拡大されることで
、その駆動能力が高められる。
これにより、この実施例のゲートアレイ集積回路は、各
セルマスクＣＭの回路素子が無駄なく利用されることで
その素子利用効率が高められ、結果的に高集積化が図ら
れる。また、各論理ゲート回路に必要とされる駆動能力
に応じて、ＣＭＯＳ論理ゲート回路あるいは１３ ｉ
−ＣＭＯＳ複合論理ゲート回路が効率的に選択され、か
つＢｉ−ＣＭＯＳ ？Ｊ［合論理ゲート回路の駆動能力
が段階的に切り換えられることで、伝達遅延時間ｔｐｄ
が最適化される。その結果、ゲートアレイ集積回路によ
って構成される論理回路等の動作が高速化されるもので
ある。
セルマスクＣＭの回路素子が無駄なく利用されることで
その素子利用効率が高められ、結果的に高集積化が図ら
れる。また、各論理ゲート回路に必要とされる駆動能力
に応じて、ＣＭＯＳ論理ゲート回路あるいは１３ ｉ
−ＣＭＯＳ複合論理ゲート回路が効率的に選択され、か
つＢｉ−ＣＭＯＳ ？Ｊ［合論理ゲート回路の駆動能力
が段階的に切り換えられることで、伝達遅延時間ｔｐｄ
が最適化される。その結果、ゲートアレイ集積回路によ
って構成される論理回路等の動作が高速化されるもので
ある。
以上の本実施例に示されるように、この発明をＢ１−Ｃ
ＭＯＳゲートアレイ集積回路に通用することで、次のよ
うな効果が得られる。すなわち、（１１ゲ一トアレイ集
積回路を、基本的にＣＭＯＳ論理ゲート回路を構成する
ために用いられる第１のセル及び基本的にＢｉ−ＣＭＯ
Ｓｔｊｉ合論理ゲート回路を構成するために用いられる
第２のセルを所定の比率で含み、またＢ ｉ −ＣＭＯ
Ｓ複合論理ゲート回路に比較的大きな駆動能力が必要と
されるとき選択的に用いられる一対のバイポーラトラン
ジスタを含み、かつ格子状に配置される複数のセルマス
クによって構成することで、各論理ゲート回路に必要と
される駆動能力に応じて、ＣＭＯＳ論理ゲート回路及び
Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路を無駄なく効率的
に構成できるという効果が得られる。
ＭＯＳゲートアレイ集積回路に通用することで、次のよ
うな効果が得られる。すなわち、（１１ゲ一トアレイ集
積回路を、基本的にＣＭＯＳ論理ゲート回路を構成する
ために用いられる第１のセル及び基本的にＢｉ−ＣＭＯ
Ｓｔｊｉ合論理ゲート回路を構成するために用いられる
第２のセルを所定の比率で含み、またＢ ｉ −ＣＭＯ
Ｓ複合論理ゲート回路に比較的大きな駆動能力が必要と
されるとき選択的に用いられる一対のバイポーラトラン
ジスタを含み、かつ格子状に配置される複数のセルマス
クによって構成することで、各論理ゲート回路に必要と
される駆動能力に応じて、ＣＭＯＳ論理ゲート回路及び
Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路を無駄なく効率的
に構成できるという効果が得られる。
（２）上記＋１）項において、Ｂ１・ＣＭＯＳ複合論理
ゲート回路に必要とされる駆動能力に応じて、その出力
トランジスタに上記バイポーラトランジスタを並列接続
することで、Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路の構
成及び駆動能力を最適化できるという効果が得られる。
ゲート回路に必要とされる駆動能力に応じて、その出力
トランジスタに上記バイポーラトランジスタを並列接続
することで、Ｂ ｉ−ＣＭＯＳ複合論理ゲート回路の構
成及び駆動能力を最適化できるという効果が得られる。
（３）上記＋１１項及び（２）項により、実質的にゲー
トアレイ集積回路の回路素子数を削減し、その高集積化
を図ることができるという効果が得られる。
トアレイ集積回路の回路素子数を削減し、その高集積化
を図ることができるという効果が得られる。
（４）上記（１）項及び（２）項により、上記ゲートア
レイ集積回路によって構成される論理回路等の伝達遅延
時間を縮小し、その動作を高速化できるという効果が得
られる。
レイ集積回路によって構成される論理回路等の伝達遅延
時間を縮小し、その動作を高速化できるという効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、セルマスタＣＭは、すべて同一の回路構成とされる
必要はない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、セルマスタＣＭは、すべて同一の回路構成とされる
必要はない。
各セルマスクＣＭに設けられる第１のセルすなわちＰＭ
Ｏ３領域ＰＭＩ及びＰＭ２ならびにＮＭＯ５領域ＮＭＩ
及びＮＭ２と第２のセルすなわちＰＭＯ３領域ＰＭ３及
びＮＭＯ３領域ＮＭ３〜ＮＭ５ならびにバイポーラトラ
ンジスタ領域ＢＴＩ〜ＢＴ４との比率は、このゲートア
レイ集積回路によって構成される論理回路に含まれるＣ
ＭＯＳ論理ゲート回路及びバイポーラ複合論理ゲート回
路の比率に対応して適当に変更できる。また、各２ＭＯ
３領域及びＮ Ｍ ＯＳ領域に含まれるＰチャンネルＭ
ＯＳ Ｆ ＥＴ及びＮチャンネルＭＯＳ Ｆ ＥＴの数
は、２個又は４個等、例えばこのゲートアレイ集積回路
によって構成される論理回路に含まれる論理ゲート回路
の平均入力数に対応して変更できる。ＮＭＯ３領域ＮＭ
５は、例えば抵抗手段であってもよいし、Ｂ ｔ −Ｃ
ＭＯＳ複合論理ゲート回路にさらに大きな駆動能力が必
要とされる場合には、バイポーラトランジスタ領域の数
を増やしてもよい、第２図において、セルマスタＣＭは
、特に格子状に配置される必要はない、また、ゲートア
レイ集積回路は、上記のようなセルマスクＣＭを部分的
に含むものであってもよい、第３図において、各セルマ
スクＣＭの第２のセルは、２Ｂｉ・ＣＭＯＳ複合論理ゲ
ート回路が必要とされない場合、ＣＭＯＳ論理ゲート回
路を構成するために用いられることもよい。さらに、第
１図に示されるセルマスタＣＭの構成や第６図に示され
るＢｉ・ＣＭＯＳナントゲート回路の具体的な回路構成
等、種々の実施形態を採りうる。
Ｏ３領域ＰＭＩ及びＰＭ２ならびにＮＭＯ５領域ＮＭＩ
及びＮＭ２と第２のセルすなわちＰＭＯ３領域ＰＭ３及
びＮＭＯ３領域ＮＭ３〜ＮＭ５ならびにバイポーラトラ
ンジスタ領域ＢＴＩ〜ＢＴ４との比率は、このゲートア
レイ集積回路によって構成される論理回路に含まれるＣ
ＭＯＳ論理ゲート回路及びバイポーラ複合論理ゲート回
路の比率に対応して適当に変更できる。また、各２ＭＯ
３領域及びＮ Ｍ ＯＳ領域に含まれるＰチャンネルＭ
ＯＳ Ｆ ＥＴ及びＮチャンネルＭＯＳ Ｆ ＥＴの数
は、２個又は４個等、例えばこのゲートアレイ集積回路
によって構成される論理回路に含まれる論理ゲート回路
の平均入力数に対応して変更できる。ＮＭＯ３領域ＮＭ
５は、例えば抵抗手段であってもよいし、Ｂ ｔ −Ｃ
ＭＯＳ複合論理ゲート回路にさらに大きな駆動能力が必
要とされる場合には、バイポーラトランジスタ領域の数
を増やしてもよい、第２図において、セルマスタＣＭは
、特に格子状に配置される必要はない、また、ゲートア
レイ集積回路は、上記のようなセルマスクＣＭを部分的
に含むものであってもよい、第３図において、各セルマ
スクＣＭの第２のセルは、２Ｂｉ・ＣＭＯＳ複合論理ゲ
ート回路が必要とされない場合、ＣＭＯＳ論理ゲート回
路を構成するために用いられることもよい。さらに、第
１図に示されるセルマスタＣＭの構成や第６図に示され
るＢｉ・ＣＭＯＳナントゲート回路の具体的な回路構成
等、種々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ・ＣＭＯＳゲー
トアレイ集積回路によって構成される論理回路に通用し
た場合について説明したが、それに限定されるものでは
なく、例えば、同様なゲートアレイ集積回路によって構
成されるマイクロコンピュータ等の各種ディジタル装置
にも通用できる０本発明は、少なくともＣＭ ＯＳ ！
＊理ゲート回路及びＢｉ−ＣＭＯＳ複合論理ゲート回路
を基本構成とするゲートアレイ集積回路あるいはこのよ
うなゲートアレイ集積回路により構成されるディジタル
装置に広く適用できる。
をその背景となった利用分野であるＢｉ・ＣＭＯＳゲー
トアレイ集積回路によって構成される論理回路に通用し
た場合について説明したが、それに限定されるものでは
なく、例えば、同様なゲートアレイ集積回路によって構
成されるマイクロコンピュータ等の各種ディジタル装置
にも通用できる０本発明は、少なくともＣＭ ＯＳ ！
＊理ゲート回路及びＢｉ−ＣＭＯＳ複合論理ゲート回路
を基本構成とするゲートアレイ集積回路あるいはこのよ
うなゲートアレイ集積回路により構成されるディジタル
装置に広く適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ゲートアレイ集積回路を、基本的にＣＭ
ＯＳ論理ゲート回路を構成するために用いられる第１の
セル及び基本的にＢ１− ＣＭＯＳ複合論理ゲート回路
を構成するために用いられる第２のセルを所定の比率で
含み、またＢｉ−ＣＭＯＳ複合論理ゲート回路に比較的
大きな駆動能力が必要とされるとき選択的に用いられる
一対のバイポーラトランジスタを含み、かつ格子状に配
置される複数のセルマスクによって構成することで、駆
動能力に応じて最適化されたＣＭ ＯＳ論理ゲート回路
及びＢｉ−ＣＭＯＳ複合論理ゲート回路を無駄なく効率
的に構成できる。これにより、ゲートアレイ集積回路の
回路素子数を＃１減し、その高集積化を図ることができ
るとともに、ゲートアレイ集積回路によって構成される
論理回路等の伝達遅延時間を縮小し、その動作を高速化
できるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ゲートアレイ集積回路を、基本的にＣＭ
ＯＳ論理ゲート回路を構成するために用いられる第１の
セル及び基本的にＢ１− ＣＭＯＳ複合論理ゲート回路
を構成するために用いられる第２のセルを所定の比率で
含み、またＢｉ−ＣＭＯＳ複合論理ゲート回路に比較的
大きな駆動能力が必要とされるとき選択的に用いられる
一対のバイポーラトランジスタを含み、かつ格子状に配
置される複数のセルマスクによって構成することで、駆
動能力に応じて最適化されたＣＭ ＯＳ論理ゲート回路
及びＢｉ−ＣＭＯＳ複合論理ゲート回路を無駄なく効率
的に構成できる。これにより、ゲートアレイ集積回路の
回路素子数を＃１減し、その高集積化を図ることができ
るとともに、ゲートアレイ集積回路によって構成される
論理回路等の伝達遅延時間を縮小し、その動作を高速化
できるものである。
第１図は、この発明が適用されたゲートアレイ集積回路
に含まれるセルマスタの一実施例を示す配置図、 第２図は、第１図のセルマスクを含むゲートアレイ集積
回路の一実施例を示す配置図、第３図は、第２図のゲー
トアレイ集積回路により構成される論理回路の一実施例
を部分的に示す回路図、 第４図は、第３−の論理回路に含まれるＣＭＯＳインバ
ータ回路の一実施例を示す回路図、第５図は、第３図の
論理回路に含まれるＣＭＯＳナントゲート回路の一実施
例を示す回路図、第６図は、第３図の論理回路に含まれ
るＢｉ・ＣＭＯＳナントゲート回路の一実施例を示す回
路図、 第７図は、ＣＭＯＳ論理ゲート回路及びＢｉ・ＣＭＯＳ
複合論理ゲート回路の負荷容量と伝達遅延時間の関係を
示す特性図である。 ＣＭ、ＣＭＩ〜ＣＭ２・・・セルマスタ、ＰＭ１〜ＰＭ
３・・・ＰＭＯ３９ｉ４域、ＮＭＩ〜ＮＭＳ・ ・ ・
ＮＭＯ８＠域、ＢＴＩ〜ＢＴ４ ・ ・ ・バイポーラ
トランジスタ領域、Ｇ・・・ゲート、ＳＵＢ・・・半導
体基板。 Ｎ１〜Ｎ４・・・ＣＭＯＳインバータ回路、ＮＡＧＩ〜
ＮＡＧ２・・・ＣＭＯＳナントゲート回路、ＮＯＧ １
・・・ＣＭ ＯＳノアゲート回路、ＢＮＡＩ・・・Ｂ１
−ＣＭＯＳナントゲート回路、ＢＮＯＩ・・・Ｂ１−Ｃ
ＭＯＳノアゲート回路。 Ｑ１〜Ｑ７・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑｌｌ〜
Ｑ２１・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ。
に含まれるセルマスタの一実施例を示す配置図、 第２図は、第１図のセルマスクを含むゲートアレイ集積
回路の一実施例を示す配置図、第３図は、第２図のゲー
トアレイ集積回路により構成される論理回路の一実施例
を部分的に示す回路図、 第４図は、第３−の論理回路に含まれるＣＭＯＳインバ
ータ回路の一実施例を示す回路図、第５図は、第３図の
論理回路に含まれるＣＭＯＳナントゲート回路の一実施
例を示す回路図、第６図は、第３図の論理回路に含まれ
るＢｉ・ＣＭＯＳナントゲート回路の一実施例を示す回
路図、 第７図は、ＣＭＯＳ論理ゲート回路及びＢｉ・ＣＭＯＳ
複合論理ゲート回路の負荷容量と伝達遅延時間の関係を
示す特性図である。 ＣＭ、ＣＭＩ〜ＣＭ２・・・セルマスタ、ＰＭ１〜ＰＭ
３・・・ＰＭＯ３９ｉ４域、ＮＭＩ〜ＮＭＳ・ ・ ・
ＮＭＯ８＠域、ＢＴＩ〜ＢＴ４ ・ ・ ・バイポーラ
トランジスタ領域、Ｇ・・・ゲート、ＳＵＢ・・・半導
体基板。 Ｎ１〜Ｎ４・・・ＣＭＯＳインバータ回路、ＮＡＧＩ〜
ＮＡＧ２・・・ＣＭＯＳナントゲート回路、ＮＯＧ １
・・・ＣＭ ＯＳノアゲート回路、ＢＮＡＩ・・・Ｂ１
−ＣＭＯＳナントゲート回路、ＢＮＯＩ・・・Ｂ１−Ｃ
ＭＯＳノアゲート回路。 Ｑ１〜Ｑ７・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑｌｌ〜
Ｑ２１・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、基本的にＣＭＯＳ論理ゲート回路を構成するために
用いられる第１のセルと、基本的にバイポーラ・ＣＭＯ
Ｓ複合論理ゲート回路を構成するために用いられる第２
のセルが混載されることを特徴とするゲートアレイ集積
回路。 ２、上記ゲートアレイ集積回路は、上記第１及び第２の
セルがそれぞれ所定の比率で設けられかつ格子状に配置
される複数のセルマスタを含むものであることを特徴と
する特許請求の範囲第１項記載のゲートアレイ集積回路
。 ３、上記セルマスタは、さらに、上記バイポーラ・ＣＭ
ＯＳ複合論理ゲート回路に比較的大きな駆動能力が必要
とされるとき選択的に用いられる一対のバイポーラトラ
ンジスタを含むものであることを特徴とする特許請求の
範囲第１項又は第２項記載のゲートアレイ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084549A JPH01256149A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
| KR1019890004318A KR890016665A (ko) | 1988-04-06 | 1989-04-01 | 바이플라 트랜지스터와 mosfet를 갖는 반도체집적회로 |
| EP19890303377 EP0336741A3 (en) | 1988-04-06 | 1989-04-05 | Semiconductor integrated circuit with bipolar transistors and mosfets |
| US07/917,907 US5220187A (en) | 1988-04-06 | 1992-07-21 | Semiconductor integrated circuit with bipolar transistors and mosfets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084549A JPH01256149A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256149A true JPH01256149A (ja) | 1989-10-12 |
Family
ID=13833728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084549A Pending JPH01256149A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5220187A (ja) |
| EP (1) | EP0336741A3 (ja) |
| JP (1) | JPH01256149A (ja) |
| KR (1) | KR890016665A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495183A (en) * | 1983-01-31 | 1996-02-27 | Hitachi, Ltd. | Level conversion circuitry for a semiconductor integrated circuit |
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| DE4002780C2 (de) * | 1990-01-31 | 1995-01-19 | Fraunhofer Ges Forschung | Basiszelle für eine kanallose Gate-Array-Anordnung |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| JP2714996B2 (ja) * | 1990-08-08 | 1998-02-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5217915A (en) * | 1991-04-08 | 1993-06-08 | Texas Instruments Incorporated | Method of making gate array base cell |
| US6090152A (en) * | 1997-03-20 | 2000-07-18 | International Business Machines Corporation | Method and system for using voltage and temperature adders to account for variations in operating conditions during timing simulation |
| US6917084B2 (en) * | 2003-09-05 | 2005-07-12 | Texas Instruments Incorporated | Interdigitated layout methodology for amplifier and H-bridge output stages |
| JP5947580B2 (ja) * | 2012-03-23 | 2016-07-06 | ローム株式会社 | デカップルキャパシタセル、セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法 |
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| KR102342851B1 (ko) | 2015-08-17 | 2021-12-23 | 삼성전자주식회사 | 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법 |
| CN116318166A (zh) * | 2022-11-21 | 2023-06-23 | 京东方科技集团股份有限公司 | 译码电路及显示装置 |
Citations (2)
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| JPS61163651A (ja) * | 1985-01-14 | 1986-07-24 | Nippon Telegr & Teleph Corp <Ntt> | マスタスライス集積回路装置 |
| JPS63140A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856354A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | マスタ−スライスｌｓｉ |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6027145A (ja) * | 1983-07-25 | 1985-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6065547A (ja) * | 1983-09-20 | 1985-04-15 | Sharp Corp | 半導体装置 |
| JPS6094740A (ja) * | 1983-10-27 | 1985-05-27 | Seiko Epson Corp | マスタ−スライスｉｃ |
| CN1003549B (zh) * | 1985-01-25 | 1989-03-08 | 株式会社日立制作所 | 半导体集成电路器件 |
| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
-
1988
- 1988-04-06 JP JP63084549A patent/JPH01256149A/ja active Pending
-
1989
- 1989-04-01 KR KR1019890004318A patent/KR890016665A/ko not_active Application Discontinuation
- 1989-04-05 EP EP19890303377 patent/EP0336741A3/en not_active Withdrawn
-
1992
- 1992-07-21 US US07/917,907 patent/US5220187A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163651A (ja) * | 1985-01-14 | 1986-07-24 | Nippon Telegr & Teleph Corp <Ntt> | マスタスライス集積回路装置 |
| JPS63140A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890016665A (ko) | 1989-11-29 |
| EP0336741A3 (en) | 1990-09-26 |
| US5220187A (en) | 1993-06-15 |
| EP0336741A2 (en) | 1989-10-11 |
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