JPH03217055A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03217055A JPH03217055A JP1235390A JP1235390A JPH03217055A JP H03217055 A JPH03217055 A JP H03217055A JP 1235390 A JP1235390 A JP 1235390A JP 1235390 A JP1235390 A JP 1235390A JP H03217055 A JPH03217055 A JP H03217055A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば、Ｎチ
ャンネルＭＯＳＦＥＴ （絶縁ゲート型電界効果トラン
ジスタ、以下同じ）とＰチャンネルＭＯ Ｓ Ｆ ＥＴ
からなる相補型ＭＯＳ （以下、単にＣＭＯＳという）
回路と上記ＣＭＯＳ回路の出力部にバイポーラ型ｌ一ラ
ンジスタを配置したＢｉ−ＣＭＯＳ回路との組み合わせ
からなるゲートアレイに利用して有効な技術に関するも
のである。
ャンネルＭＯＳＦＥＴ （絶縁ゲート型電界効果トラン
ジスタ、以下同じ）とＰチャンネルＭＯ Ｓ Ｆ ＥＴ
からなる相補型ＭＯＳ （以下、単にＣＭＯＳという）
回路と上記ＣＭＯＳ回路の出力部にバイポーラ型ｌ一ラ
ンジスタを配置したＢｉ−ＣＭＯＳ回路との組み合わせ
からなるゲートアレイに利用して有効な技術に関するも
のである。
ゲートアレイは、シリコンチップにゲート（基本セル）
を規則的に並べた半導体集積回路装置（ゲートアレイの
拡散したウェハ）をメーカーが用意し、これを使用する
ユーザーが論理設計や回路設計を施し、それに基づいて
メーカーがその配線マスクを作り、ウェハを作り上げる
ことによってユーザー専用の半導体集積回路装置を提供
するものである。ゲートアレイに関しては、例えば、特
開昭５９−１４９４２５号公報がある。
を規則的に並べた半導体集積回路装置（ゲートアレイの
拡散したウェハ）をメーカーが用意し、これを使用する
ユーザーが論理設計や回路設計を施し、それに基づいて
メーカーがその配線マスクを作り、ウェハを作り上げる
ことによってユーザー専用の半導体集積回路装置を提供
するものである。ゲートアレイに関しては、例えば、特
開昭５９−１４９４２５号公報がある。
ゲートアレイとしてＣＭＯＳ回路が一般的に用いられて
いる。しかし、ＣＭＯＳゲートアレイは、負荷依存性が
弱いという欠点があるため、近年ではＣＭＯＳ回路の出
力部にハ′イボーラ型トランジスタを配置したＢｉ−Ｃ
ＭＯＳ回路が脚光をあびるようになっている。
いる。しかし、ＣＭＯＳゲートアレイは、負荷依存性が
弱いという欠点があるため、近年ではＣＭＯＳ回路の出
力部にハ′イボーラ型トランジスタを配置したＢｉ−Ｃ
ＭＯＳ回路が脚光をあびるようになっている。
すなわち、２人力のナンド（ＮＡＮＤ）ゲート回路で比
較したとき、Ｂｉ−ＣＭＯＳ回路の負荷容量依存性は、
例えば０．２ｎｓ／ｐＦというように、ＣＭＯＳ回路の
負荷容量依存性１． ０ 〜１． ２ ｎｓ／ ｐＦに
比べて約５〜６倍強いとい利点を持つ。しかし、Ｂ ｉ
−ＣＭＯＳ回路により基本セルを構成すると、上記パ
イボーラ型トランジスタを作り込むために基本セルのサ
イズが大きくなり、同等のゲー１・数を得るためにはチ
ンプサイズが大きくなるという欠点がある。
較したとき、Ｂｉ−ＣＭＯＳ回路の負荷容量依存性は、
例えば０．２ｎｓ／ｐＦというように、ＣＭＯＳ回路の
負荷容量依存性１． ０ 〜１． ２ ｎｓ／ ｐＦに
比べて約５〜６倍強いとい利点を持つ。しかし、Ｂ ｉ
−ＣＭＯＳ回路により基本セルを構成すると、上記パ
イボーラ型トランジスタを作り込むために基本セルのサ
イズが大きくなり、同等のゲー１・数を得るためにはチ
ンプサイズが大きくなるという欠点がある。
本願発明者は、第６図の負荷容量対遅延時間特性図に示
すように、負荷容量が０．３ｐＦ程度以下の小さいとき
には、ＣＭＯＳ回路の方が高速であること及び上記のよ
うな０．３ｐＦ程度以下の軽負荷の論理回路の割合が大
きいことに着目し、高速化と高集積化とを兼ね合わせて
持つゲートアレイ等の半導体集積回路装置を得ることを
考えた。
すように、負荷容量が０．３ｐＦ程度以下の小さいとき
には、ＣＭＯＳ回路の方が高速であること及び上記のよ
うな０．３ｐＦ程度以下の軽負荷の論理回路の割合が大
きいことに着目し、高速化と高集積化とを兼ね合わせて
持つゲートアレイ等の半導体集積回路装置を得ることを
考えた。
この発明の目的は、高集積化を維持しつつ、高速化を実
現した半導体集積回路装置を提供することにある。
現した半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＣＭＯＳ用の基本セルとＢｉ−ＣＭＯＳ用の
基本セルとを混在させて作り込んでおき、負荷容量が比
較的大きいときにはＢｉ−ＣＭＯＳ用の基本セルを用い
て特定の論理回路を構成し、負荷容量が比較的小さいと
きにはＣＭＯＳ用の基本セルを用いて特定の論理回路を
構成する。
基本セルとを混在させて作り込んでおき、負荷容量が比
較的大きいときにはＢｉ−ＣＭＯＳ用の基本セルを用い
て特定の論理回路を構成し、負荷容量が比較的小さいと
きにはＣＭＯＳ用の基本セルを用いて特定の論理回路を
構成する。
上記した手段によれば、ＣＭＯＳ＠路とＢｉＣＭＯＳ回
路との混在により、集積度の低下を最小に抑えつつ、負
荷による基本セルの使い分けにより高速化を実現できる
。
路との混在により、集積度の低下を最小に抑えつつ、負
荷による基本セルの使い分けにより高速化を実現できる
。
第１図には、この発明が適用されたゲー１・アレイの一
実施例のブロソク図が示されている。
実施例のブロソク図が示されている。
この実施例のゲートアレイは、チップの周辺に入出力回
路ｒＯＢが設けられる。この入出力回路ＩＯＢは、各端
子に一対一に対応された単位回路（セル）を形成する素
子が作り込まれており、ユーザーの使用に応じて、入力
回路又は出力回路あるいは入出力回路を構成するように
される。特に制限されないが、出力回路は、比較的大き
な負荷容量を駆動することが必要とされるため、ＢｉＣ
ＭＯＳ回路により構成される。あるいは、入出力回路Ｉ
ＯＢのうちの入力回路部分は、外部装置に応じて、例え
ばＣＭＯＳ入力回路又はＴ Ｔ Ｌ入力回路を構成する
ようにされる。ＴＴＬ入力回路の場合には、ＴＴＩ−レ
ヘルをＣＭＯＳレヘルに変換するレベル変換機能が持た
させる。上記入出力回路１０Ｂのうちの出力回路部分は
、前記のようにＢｉ−ＣＭＯＳ回路の他、１”ＴＬ出力
回路により構成するものとしてもよい。
路ｒＯＢが設けられる。この入出力回路ＩＯＢは、各端
子に一対一に対応された単位回路（セル）を形成する素
子が作り込まれており、ユーザーの使用に応じて、入力
回路又は出力回路あるいは入出力回路を構成するように
される。特に制限されないが、出力回路は、比較的大き
な負荷容量を駆動することが必要とされるため、ＢｉＣ
ＭＯＳ回路により構成される。あるいは、入出力回路Ｉ
ＯＢのうちの入力回路部分は、外部装置に応じて、例え
ばＣＭＯＳ入力回路又はＴ Ｔ Ｌ入力回路を構成する
ようにされる。ＴＴＬ入力回路の場合には、ＴＴＩ−レ
ヘルをＣＭＯＳレヘルに変換するレベル変換機能が持た
させる。上記入出力回路１０Ｂのうちの出力回路部分は
、前記のようにＢｉ−ＣＭＯＳ回路の他、１”ＴＬ出力
回路により構成するものとしてもよい。
この実施例では、内部論理回路での高速化と高集積化を
実現するため、内部論理回路を構成する基本セルとして
Ｂｉ−ＣＭＯＳ用の基本セルとＣＭＯＳ用の基本セルか
らなる２種類が用意ざれる。
実現するため、内部論理回路を構成する基本セルとして
Ｂｉ−ＣＭＯＳ用の基本セルとＣＭＯＳ用の基本セルか
らなる２種類が用意ざれる。
特に制限されないが、第１列目にはＢｉ−ＣＭＯＳ用の
基本セルからなるゲート列が配置され、第２列目及び第
３列目には、ＣＭＯＳ用の基本セルからなるゲート列が
配列される。そして、第４列目には、上記第１列目と同
様にＢｉ−ＣＭＯＳ用の基本セルからなるゲート列が配
置される。以下、上記同様にＢｉ−ＣＭＯＳ用の基本セ
ルの間に挾まれるように２列のＣＭＯＳ用の基本セルか
らなるゲート列を配置する。これにより、内部論理回路
を構成する基本セルの混合比率は、Ｂｉ−ＣＭＯＳ用の
基本セルが１に対してＣＭＯＳ用の基本セルが２の割合
で配置される。
基本セルからなるゲート列が配置され、第２列目及び第
３列目には、ＣＭＯＳ用の基本セルからなるゲート列が
配列される。そして、第４列目には、上記第１列目と同
様にＢｉ−ＣＭＯＳ用の基本セルからなるゲート列が配
置される。以下、上記同様にＢｉ−ＣＭＯＳ用の基本セ
ルの間に挾まれるように２列のＣＭＯＳ用の基本セルか
らなるゲート列を配置する。これにより、内部論理回路
を構成する基本セルの混合比率は、Ｂｉ−ＣＭＯＳ用の
基本セルが１に対してＣＭＯＳ用の基本セルが２の割合
で配置される。
本願発明者の分析によれば、通常のゲートアレイにより
構成されるデータ処理システムでは、比較的負荷容量が
大きくかつ高速性が要求されることにより、Ｂｉ−ＣＭ
ＯＳ回路を用いることが必要な基本セルの数は、全体の
２０％ないし３０％である。このことから、上記のよう
にＢｉ−ＣＭＯＳ用の基本セルを全体の約３３％を用意
することにより、大半のゲートアイレに適用できる。こ
のようにＢ ｉ −ＣＭＯＳ用の基本セルを多めに設定
したのは、Ｂｉ−ＣＭＯＳ用の基本セルは、後述するよ
うにＣＭＯＳ回路に転用することができるからである。
構成されるデータ処理システムでは、比較的負荷容量が
大きくかつ高速性が要求されることにより、Ｂｉ−ＣＭ
ＯＳ回路を用いることが必要な基本セルの数は、全体の
２０％ないし３０％である。このことから、上記のよう
にＢｉ−ＣＭＯＳ用の基本セルを全体の約３３％を用意
することにより、大半のゲートアイレに適用できる。こ
のようにＢ ｉ −ＣＭＯＳ用の基本セルを多めに設定
したのは、Ｂｉ−ＣＭＯＳ用の基本セルは、後述するよ
うにＣＭＯＳ回路に転用することができるからである。
上記のように２種類の基本セルを混在させて配置すると
き、Ｂｉ−ＣＭＯＳ用の基本セルは、ＣＭＯＳ用の基本
セルに比べて素子数が大きく全体のサイズが大きくされ
ししまう。そこで、列方向（横方向）のピッチを合わせ
るために、Ｂｉ−ＣＭＯＳ用の基本セルはその高さを高
くするものである。このように、異なる２つの基本セル
のピッチを合わせることにより、コンピュータシステム
を用いたレイアウト設計を容易にする。すなわち、上記
基本セルのピッチに規則性を持たせることにより、自動
レイアウトによる配置や自動配線のソフトウェアによる
配線設計を容易にするものである。上記自動レイアウト
設計では、回路の配置替えを何度か繰り返して最適配置
を求めるものであるので上記のような基本セルのピッチ
が規則的になついることが必要となるものである。
き、Ｂｉ−ＣＭＯＳ用の基本セルは、ＣＭＯＳ用の基本
セルに比べて素子数が大きく全体のサイズが大きくされ
ししまう。そこで、列方向（横方向）のピッチを合わせ
るために、Ｂｉ−ＣＭＯＳ用の基本セルはその高さを高
くするものである。このように、異なる２つの基本セル
のピッチを合わせることにより、コンピュータシステム
を用いたレイアウト設計を容易にする。すなわち、上記
基本セルのピッチに規則性を持たせることにより、自動
レイアウトによる配置や自動配線のソフトウェアによる
配線設計を容易にするものである。上記自動レイアウト
設計では、回路の配置替えを何度か繰り返して最適配置
を求めるものであるので上記のような基本セルのピッチ
が規則的になついることが必要となるものである。
第３図には、２人力のＣＭＯＳゲート回路の一実施例の
回路図が示されている。
回路図が示されている。
２人力のＣＭＯＳゲート回路を構成するために、２つの
ＰチャンネルＭＯＳＦＥＴＱＩとＱ２及び２つのＮチャ
ンネルＭＯＳＦＥＴＱ３とＱ４とから基本セルが構成さ
れいてる。このような４つのＭＯＳＦＥＴＱＩないしＱ
４からなる基本セルを用いて、２人力のナンド（ＮＡＮ
Ｄ）ゲート回路を構成する場合、ＰチャンネルＭＯＳＦ
ＥＴＱＩとＱ２のそれぞれＳを電源線Ｖｃｃに接続し、
トレインＤを互いに共通接続する。上記共通接続された
ＰチャンネルＭＯ Ｓ Ｆ ＥＴＱ １とＱ２のドレイ
ンとＮチャンネルＭＯＳＦＥＴＱ３のドレインＤを接続
する。ＮチャンネルＭＯＳＦＥＴＱ３のソースＳはＮヂ
ャンネルＭＯＳＦＥＴＱ４のドレインＤに接続する。Ｎ
チャンネルＭＯＳＦＥＴＱ４のソースＳは回路の接地電
位点に接続する。
ＰチャンネルＭＯＳＦＥＴＱＩとＱ２及び２つのＮチャ
ンネルＭＯＳＦＥＴＱ３とＱ４とから基本セルが構成さ
れいてる。このような４つのＭＯＳＦＥＴＱＩないしＱ
４からなる基本セルを用いて、２人力のナンド（ＮＡＮ
Ｄ）ゲート回路を構成する場合、ＰチャンネルＭＯＳＦ
ＥＴＱＩとＱ２のそれぞれＳを電源線Ｖｃｃに接続し、
トレインＤを互いに共通接続する。上記共通接続された
ＰチャンネルＭＯ Ｓ Ｆ ＥＴＱ １とＱ２のドレイ
ンとＮチャンネルＭＯＳＦＥＴＱ３のドレインＤを接続
する。ＮチャンネルＭＯＳＦＥＴＱ３のソースＳはＮヂ
ャンネルＭＯＳＦＥＴＱ４のドレインＤに接続する。Ｎ
チャンネルＭＯＳＦＥＴＱ４のソースＳは回路の接地電
位点に接続する。
また、ＰチャンネルＭＯＳＦＥＴＱＩとＮチャンネルＭ
ＯＳＦＥＴＱ３のゲー１〜Ｇを共通接続して入力端子Ｉ
ＮＡとし、ＰチャンネルＭＯＳＦＥＴＱ２とＮチャンネ
ルＭＯＳＦＥＴＱ４のゲートＧを共通接続して入力端子
ＩＮＢとする。そして、上記ＭＯ Ｓ Ｆ ＥＴＱ Ｉ
ないしＱ３の共通化されたドレインＤを出力端子ＯＵＴ
とするものである。
ＯＳＦＥＴＱ３のゲー１〜Ｇを共通接続して入力端子Ｉ
ＮＡとし、ＰチャンネルＭＯＳＦＥＴＱ２とＮチャンネ
ルＭＯＳＦＥＴＱ４のゲートＧを共通接続して入力端子
ＩＮＢとする。そして、上記ＭＯ Ｓ Ｆ ＥＴＱ Ｉ
ないしＱ３の共通化されたドレインＤを出力端子ＯＵＴ
とするものである。
上記構成に代え、ノア（ＮＯＲ）ゲート回路を構成する
ときには、上記の場合とは逆にＰチャンネルＭＯＳＦＥ
ＴＱＩとＱ２を直列形態に、ＮチャンネルＭＯＳＦＥＴ
Ｑ３とＱ４を並列形態にすればよい。また、インハータ
回路を構成するときには、Ｐチ中ンネノレＭＯＳＦＥＴ
ＱＩとエミソタＱ３等を用いればよい。
ときには、上記の場合とは逆にＰチャンネルＭＯＳＦＥ
ＴＱＩとＱ２を直列形態に、ＮチャンネルＭＯＳＦＥＴ
Ｑ３とＱ４を並列形態にすればよい。また、インハータ
回路を構成するときには、Ｐチ中ンネノレＭＯＳＦＥＴ
ＱＩとエミソタＱ３等を用いればよい。
基本セルとして、３人力を可能にするためには、上記Ｐ
チャンネルＭＯＳＦＥＴを３個と、ＮチャンネルＭＯＳ
ＦＥＴを３個づつ作り込むものとすればよい。
チャンネルＭＯＳＦＥＴを３個と、ＮチャンネルＭＯＳ
ＦＥＴを３個づつ作り込むものとすればよい。
このようなＣＭＯＳ回路は、例えば負荷容量か約０．
３ ｐｐ以下の比較的小さな論理ゲート回路の場合、あ
るいは高速性を特に必要としない場合に意図的に用いる
ものである。このような軽負荷回路にＣＭＯＳ回路を利
用することによって、第６図の特性図から明らかなよう
に、少ない素子数により１３ｉ −ＣＭＯＳ回路を用い
る場合に比べて動作の高速化を図ることができる。また
、上記ＣＭＯＳ回路を用いることにより、低消費電力化
も実現することができる。
３ ｐｐ以下の比較的小さな論理ゲート回路の場合、あ
るいは高速性を特に必要としない場合に意図的に用いる
ものである。このような軽負荷回路にＣＭＯＳ回路を利
用することによって、第６図の特性図から明らかなよう
に、少ない素子数により１３ｉ −ＣＭＯＳ回路を用い
る場合に比べて動作の高速化を図ることができる。また
、上記ＣＭＯＳ回路を用いることにより、低消費電力化
も実現することができる。
第４図には、２人力のＢｉ−ＣＭＯＳゲート回路の一実
施例の回路図が示されている。
施例の回路図が示されている。
１０
２人力のＢｉ−ＣＭＯＳゲート回路を構成するために、
前記同様な２つのＰチャンネルＭＯＳＦＥＴＱ１とＱ２
及び２つのＮチャンネルＭＯＳＦＥＴＱ３とＱ４に加え
て、出力部を構成する２つのパイボーラ型トランジスタ
ＴＩ，Ｔ２及び抵抗Ｒｌ，Ｒ２から基本セルが構成され
いてる。
前記同様な２つのＰチャンネルＭＯＳＦＥＴＱ１とＱ２
及び２つのＮチャンネルＭＯＳＦＥＴＱ３とＱ４に加え
て、出力部を構成する２つのパイボーラ型トランジスタ
ＴＩ，Ｔ２及び抵抗Ｒｌ，Ｒ２から基本セルが構成され
いてる。
このような４つのＭＯＳＦＥＴＱＩないしＱ４と２つの
パイポーラ型トランジスタＴｌ．Ｔ２及び２つの抵抗Ｒ
ｌ，Ｒ２からなる基本セルを用いて、２人力のナンド（
ＮＡＮＤ）ゲート回路を構成する場合、論理部は前記Ｃ
ＭＯＳ回路と同様に、ＰチャンネルＭＯＳＦＥＴＱＩと
Ｑ２のそれぞれＳを電源線Ｖｃｃに接続し、ドレインＤ
を互いに共通接続する。上記共通接続されたＰチャンネ
ルＭＯＳＦＥＴＱＩとＱ２のドレインとＮチャンネルＭ
ＯＳＦＥＴＱ３のドレインＤを接続，する。Ｎチャンネ
ルＭＯＳＦＥＴＱ３のソースＳはＮチャンネルＭＯＳＦ
ＥＴＱ４のドレインＤに接続する。
パイポーラ型トランジスタＴｌ．Ｔ２及び２つの抵抗Ｒ
ｌ，Ｒ２からなる基本セルを用いて、２人力のナンド（
ＮＡＮＤ）ゲート回路を構成する場合、論理部は前記Ｃ
ＭＯＳ回路と同様に、ＰチャンネルＭＯＳＦＥＴＱＩと
Ｑ２のそれぞれＳを電源線Ｖｃｃに接続し、ドレインＤ
を互いに共通接続する。上記共通接続されたＰチャンネ
ルＭＯＳＦＥＴＱＩとＱ２のドレインとＮチャンネルＭ
ＯＳＦＥＴＱ３のドレインＤを接続，する。Ｎチャンネ
ルＭＯＳＦＥＴＱ３のソースＳはＮチャンネルＭＯＳＦ
ＥＴＱ４のドレインＤに接続する。
ＮチャンネルＭＯＳＦＥＴＱ４のソースＳは、上記ＣＭ
ＯＳ回路と異なり抵抗Ｒ２を介在させて回１１ 路の接地電位点に接続される。ＰチャンネルＭＯＳＦＥ
ＴＱＩとＮチャンネルＭＯＳＦＥＴＱ３のゲートＧを共
通接続して入力端子ｒＮＡとし、ＰチャンネルＭＯＳＦ
ＥＴＱ２とＮチャンネルＭ○ＳＦＥＴＱ４のゲートＧを
共通接続して入力端子ＩＮＢとする。そして、上記ＭＯ
ＳＦＥＴＱＩないしＱ３の共通化されたドレインＤは、
トランジスタＴｌのヘースＢに接続される。このトラン
ジスタＴＩのコレクタＣは電源線Ｖｃｃに接続され、エ
ミノタＥはトランジスタＴ２のコレクタＣと接続される
。上記トランジスタＴ１のヘースＢとエミソクＥの間に
は抵抗Ｒ１が接続される。トランジスタＴ２のヘースＢ
は、上記ＭＯＳＦＥＴＱ４のソースＳに接続される。
ＯＳ回路と異なり抵抗Ｒ２を介在させて回１１ 路の接地電位点に接続される。ＰチャンネルＭＯＳＦＥ
ＴＱＩとＮチャンネルＭＯＳＦＥＴＱ３のゲートＧを共
通接続して入力端子ｒＮＡとし、ＰチャンネルＭＯＳＦ
ＥＴＱ２とＮチャンネルＭ○ＳＦＥＴＱ４のゲートＧを
共通接続して入力端子ＩＮＢとする。そして、上記ＭＯ
ＳＦＥＴＱＩないしＱ３の共通化されたドレインＤは、
トランジスタＴｌのヘースＢに接続される。このトラン
ジスタＴＩのコレクタＣは電源線Ｖｃｃに接続され、エ
ミノタＥはトランジスタＴ２のコレクタＣと接続される
。上記トランジスタＴ１のヘースＢとエミソクＥの間に
は抵抗Ｒ１が接続される。トランジスタＴ２のヘースＢ
は、上記ＭＯＳＦＥＴＱ４のソースＳに接続される。
上記トランジスタＴ１とＴ２は、｝・−テンボール型プ
ッシュプル回路を構成し、共通接続されたトランジスタ
Ｔ１のエミソタＥとトランジスタＴ２のコレクタＣが出
力端子ＯＵＴとされる。
ッシュプル回路を構成し、共通接続されたトランジスタ
Ｔ１のエミソタＥとトランジスタＴ２のコレクタＣが出
力端子ＯＵＴとされる。
この実施例における出力部の動作は、次の通りである。
１２
入力端子ＩＮＡとｒＮＢの信号のいずれか一方がロウレ
ベルのとき、直列形態のＮチャンネルＭＯＳＦＥＴＱ３
又はＱ４がオフ状態になること、及びＰチャンネルＭＯ
ＳＦＢＴＱＩ又はＱ２のいずれか一方がオン状態になる
ことに応じて、１一ランジスタＴ１のベースには電源電
圧Ｖｃｃのようなハイレヘルが供給される。これにより
、トランジスタＴ１がオン状態になり、出力端子ＯＵＴ
に接続される負荷容量に電荷が蓄積されていないなら高
速にチャージアソプされる。このようにして、比較的大
きな負荷容量が存在しても、出力レヘルは高速にロウレ
ベルからハイレベルに変化するものとなる。
ベルのとき、直列形態のＮチャンネルＭＯＳＦＥＴＱ３
又はＱ４がオフ状態になること、及びＰチャンネルＭＯ
ＳＦＢＴＱＩ又はＱ２のいずれか一方がオン状態になる
ことに応じて、１一ランジスタＴ１のベースには電源電
圧Ｖｃｃのようなハイレヘルが供給される。これにより
、トランジスタＴ１がオン状態になり、出力端子ＯＵＴ
に接続される負荷容量に電荷が蓄積されていないなら高
速にチャージアソプされる。このようにして、比較的大
きな負荷容量が存在しても、出力レヘルは高速にロウレ
ベルからハイレベルに変化するものとなる。
入力端子ＩＮＡとＩＮＢの信号が共にハイレベルにされ
ると、直列形態のＮチャンネルＭＯＳＦＥＴＱ３及びＱ
４がオン状態になり、ＮチャンネルＭＯＳＦＥＴＱＩと
Ｑ２が共にオフ状態になる。
ると、直列形態のＮチャンネルＭＯＳＦＥＴＱ３及びＱ
４がオン状態になり、ＮチャンネルＭＯＳＦＥＴＱＩと
Ｑ２が共にオフ状態になる。
上記ＮチャンネルＭＯＳＦＥＴＱ３とＱ４のオン状態に
より、出力端子ＯＵＴに接続される負荷容量のディスチ
ャージ電流が抵抗Ｒ２に流れ、トラ１３ ンジスクＴ２をオン状態にする。これにより、上記出力
端子ＯＵＴの負荷容量は、高速にデイスチャージされる
。上記ＰチャンネルＭＯＳＦＥＴＱ１とＱ２のオフ状態
により、１・ランジスタＴ１のヘース，エミソタ間に蓄
積された電荷は抵抗Ｒ１により放電されてオフ状態にさ
れるものである。
より、出力端子ＯＵＴに接続される負荷容量のディスチ
ャージ電流が抵抗Ｒ２に流れ、トラ１３ ンジスクＴ２をオン状態にする。これにより、上記出力
端子ＯＵＴの負荷容量は、高速にデイスチャージされる
。上記ＰチャンネルＭＯＳＦＥＴＱ１とＱ２のオフ状態
により、１・ランジスタＴ１のヘース，エミソタ間に蓄
積された電荷は抵抗Ｒ１により放電されてオフ状態にさ
れるものである。
このようにして、出力信号のハイレベルは高速にロウレ
ヘルに切り換えられる。
ヘルに切り換えられる。
上記構成に代え、ノア（ＮＯＲ）ゲート回路を構成する
ときには、上記の場合とは逆にＰチャンネルＭＯＳＦＥ
ＴＱＩとＱ２を直列形態に、ＮチャンネルＭＯＳＦＥＴ
Ｑ３とＱ４を並列形態にすればよい。インハー夕回路を
構成するときには、ＰチャンネルＭＯＳＦＥＴＱＩとＮ
チャンネルＭＯＳＦＥＴＱ３等を用いればよい。また、
基本セルとして、３人力を可能にするためには、上記Ｐ
チャンネルＭＯＳＦＥＴを３個と、ＮチャンネルＭＯＳ
ＦＥＴを３個づつ作り込むものとすればよい。
ときには、上記の場合とは逆にＰチャンネルＭＯＳＦＥ
ＴＱＩとＱ２を直列形態に、ＮチャンネルＭＯＳＦＥＴ
Ｑ３とＱ４を並列形態にすればよい。インハー夕回路を
構成するときには、ＰチャンネルＭＯＳＦＥＴＱＩとＮ
チャンネルＭＯＳＦＥＴＱ３等を用いればよい。また、
基本セルとして、３人力を可能にするためには、上記Ｐ
チャンネルＭＯＳＦＥＴを３個と、ＮチャンネルＭＯＳ
ＦＥＴを３個づつ作り込むものとすればよい。
このようなＢｉ−ＣＭＯＳ回路は、例えば負荷１４
容量が約０． ３ ｐＦ以上の比較的大きな論理ゲー１
・回路の場合に用いるものである。このような重負荷回
路にＢｉ−ＣＭＯＳ回路を利用することによって、第６
図の特性図から明らかなように、動作の高速化を図るこ
とができる。
・回路の場合に用いるものである。このような重負荷回
路にＢｉ−ＣＭＯＳ回路を利用することによって、第６
図の特性図から明らかなように、動作の高速化を図るこ
とができる。
第２図には、内部論理回路を構成する基本セルの他の一
実施例のブロソク図が示されている。
実施例のブロソク図が示されている。
この実施例では、Ｂｉ−ＣＭＯＳ用の基本セル列と、Ｃ
ＭＯＳ用の基本セル列とが同じ高さにされる。上記のよ
うに、Ｂｉ−ＣＭＯＳ用の基本セルは、バイボーラ型ト
ランジスタと抵抗とを２個づつ追加する必要があること
、及び素子分離領域を必要とすることからＢｉ−ＣＭＯ
Ｓ用の基本セルのサイズが大きい。そこで、基本セルの
列方向（横方向）の長さを、ＣＭＯＳ用の基本セルの２
倍に設定する。このように基本セルの配置により、Ｂ
ｉ −ＣＭＯＳ用とＣＭＯＳ用のセル列の縦方向のピッ
チを合わせることができることの他、横方向のピッチも
、上記のような２倍（整数倍）にすることにより前記ソ
フトウェア的に合わせるとみ１５ なすことができる。
ＭＯＳ用の基本セル列とが同じ高さにされる。上記のよ
うに、Ｂｉ−ＣＭＯＳ用の基本セルは、バイボーラ型ト
ランジスタと抵抗とを２個づつ追加する必要があること
、及び素子分離領域を必要とすることからＢｉ−ＣＭＯ
Ｓ用の基本セルのサイズが大きい。そこで、基本セルの
列方向（横方向）の長さを、ＣＭＯＳ用の基本セルの２
倍に設定する。このように基本セルの配置により、Ｂ
ｉ −ＣＭＯＳ用とＣＭＯＳ用のセル列の縦方向のピッ
チを合わせることができることの他、横方向のピッチも
、上記のような２倍（整数倍）にすることにより前記ソ
フトウェア的に合わせるとみ１５ なすことができる。
第５図には、内部論理回路を構成する基本セルの更に他
の一実施例のブロソク図が示されている。
の一実施例のブロソク図が示されている。
この実施例では、前記第２図の実施例のようにＢｉ−Ｃ
ＭＯＳ用の基本セル列と、ＣＭＯＳ用の基本セル列とが
同じ高さにされ、かつ横方向の寸法が整数倍の関係にあ
る場合の変形例である。すなわち、１つのセル列の中に
、Ｂｉ−ＣＭＯＳ用の基本セルとＣＭＯＳ用の基本セル
を混在させるものである。このとき、上記のようにＢｉ
−ＣＭＯＳ用の基本セルの横方向の寸法がＣＳＭＯＳ用
の基本セルの２倍であることから、この実施例のように
混在させてもゲートアレイとしての規則性が損なわれる
ことはない。
ＭＯＳ用の基本セル列と、ＣＭＯＳ用の基本セル列とが
同じ高さにされ、かつ横方向の寸法が整数倍の関係にあ
る場合の変形例である。すなわち、１つのセル列の中に
、Ｂｉ−ＣＭＯＳ用の基本セルとＣＭＯＳ用の基本セル
を混在させるものである。このとき、上記のようにＢｉ
−ＣＭＯＳ用の基本セルの横方向の寸法がＣＳＭＯＳ用
の基本セルの２倍であることから、この実施例のように
混在させてもゲートアレイとしての規則性が損なわれる
ことはない。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１１ Ｃ Ｍ Ｏ Ｓ用の基本セルとＢｉ−ＣＭＯＳ
用の基本セルとを混在させて作り込んでおき、負荷容量
が比較的大きいときにば１３ｉ −ＣＭＯＳ用の基本セ
ルを用いて特定の論理回路を構成し、負荷容量１６ が比較的小さいときにはＣＭＯＳ用の基本セルを用いて
特定の論理回路を構成するというような基本セルの使い
分けにより集積度の低下を最小に抑えつつ、動作の高速
化を実現できるという効果が得られる。
る。すなわち、 ＋１１ Ｃ Ｍ Ｏ Ｓ用の基本セルとＢｉ−ＣＭＯＳ
用の基本セルとを混在させて作り込んでおき、負荷容量
が比較的大きいときにば１３ｉ −ＣＭＯＳ用の基本セ
ルを用いて特定の論理回路を構成し、負荷容量１６ が比較的小さいときにはＣＭＯＳ用の基本セルを用いて
特定の論理回路を構成するというような基本セルの使い
分けにより集積度の低下を最小に抑えつつ、動作の高速
化を実現できるという効果が得られる。
（２）上記（１）により、高集積化が可能になるから１
つウェハから形成される半導体集積回路装置の数を多く
できるから、生産性の向上を図ることができるという効
果が得られる。
つウェハから形成される半導体集積回路装置の数を多く
できるから、生産性の向上を図ることができるという効
果が得られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、内部回路を構成
するセル列の配置は、第１図又は第２図の実施例のよう
に各列毎にＣＭＯＳ用か１３ｉ−ＣＭＯＳ用の基本セル
列を配置したものと、第５図の実施例のように同一列内
でＣＭＯＳ用とＢｉ−ＣＭＯＳ用との基本セルを混在さ
せたものとを適当に配分して配置するものであってもよ
い。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、内部回路を構成
するセル列の配置は、第１図又は第２図の実施例のよう
に各列毎にＣＭＯＳ用か１３ｉ−ＣＭＯＳ用の基本セル
列を配置したものと、第５図の実施例のように同一列内
でＣＭＯＳ用とＢｉ−ＣＭＯＳ用との基本セルを混在さ
せたものとを適当に配分して配置するものであってもよ
い。
１７
ウェハとしては、ＣＭＯＳ用とＢ４ −ＣＭＯＳ用との
基本セルの配列及びその比率が異なるものが作り込まれ
たものを何種類かを用意しておいて、その中からユーザ
ーの希望する論理回路に最適なものを選ぶようにしても
よい。
基本セルの配列及びその比率が異なるものが作り込まれ
たものを何種類かを用意しておいて、その中からユーザ
ーの希望する論理回路に最適なものを選ぶようにしても
よい。
この発明は、ゲートアレイのように基本セルをウェハに
作り込んでおいて、配線設計により所望の回路を実現す
る半導体集積回路装置に広く利用することができる。
作り込んでおいて、配線設計により所望の回路を実現す
る半導体集積回路装置に広く利用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＣＭＯＳ用の基本セルとＢ ｉ−ＣＭＯＳ
用の基本セルとを混在させて作り込んでおき、負荷容量
が比較的大きいときにはＢｉ−ＣＭＯＳ用の基本セルを
用いて特定の論理回路を構成し、負荷容量が比較的小さ
いときにはＣＭＯＳ用の基本セルを用いて特定の論理回
路を構成するというような基本セルの使い分けにより集
積度の低下を最小に抑えつつ、動作の高速化１８ を実現できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＣＭＯＳ用の基本セルとＢ ｉ−ＣＭＯＳ
用の基本セルとを混在させて作り込んでおき、負荷容量
が比較的大きいときにはＢｉ−ＣＭＯＳ用の基本セルを
用いて特定の論理回路を構成し、負荷容量が比較的小さ
いときにはＣＭＯＳ用の基本セルを用いて特定の論理回
路を構成するというような基本セルの使い分けにより集
積度の低下を最小に抑えつつ、動作の高速化１８ を実現できる。
第１図は、この発明が適用されたゲートアレイの一実施
例を示すブロソク図、 第２図は、内部論理回路を構成する基本セルの他の一実
施例を示すブロック図、 第３図は、２人力のＣＭＯＳゲート回路の一実施例を示
す回路図、 第４図は、２人力のＢｉ−ＣＭＯＳゲート回路の一実施
例を示す回路図、 第５図は、内部論理回路を構成する基本セルの更に他の
一実施例を示すブロソク図、 第６図は、この発明を説明するためのＣＭＯ Ｓ回路と
Ｂｉ−ＣＭＯＳ回路における負荷容量一遅延時間特性図
である。 １０Ｂ・・入出力回路、０１〜Ｑ４・・ＭＯＳＦＥＴ，
ＴＩ， １”２・・トランジスタ、Ｒｌ，Ｒ２・・抵
抗
例を示すブロソク図、 第２図は、内部論理回路を構成する基本セルの他の一実
施例を示すブロック図、 第３図は、２人力のＣＭＯＳゲート回路の一実施例を示
す回路図、 第４図は、２人力のＢｉ−ＣＭＯＳゲート回路の一実施
例を示す回路図、 第５図は、内部論理回路を構成する基本セルの更に他の
一実施例を示すブロソク図、 第６図は、この発明を説明するためのＣＭＯ Ｓ回路と
Ｂｉ−ＣＭＯＳ回路における負荷容量一遅延時間特性図
である。 １０Ｂ・・入出力回路、０１〜Ｑ４・・ＭＯＳＦＥＴ，
ＴＩ， １”２・・トランジスタ、Ｒｌ，Ｒ２・・抵
抗
Claims (1)
- 【特許請求の範囲】 １、内部論理回路として、ＣＭＯＳ用の基本セルとＢｉ
−ＣＭＯＳ用の基本セルとを混在させて作り込み、その
負荷容量が比較的大きいときにはＢｉ−ＣＭＯＳ用の基
本セルを用いて特定の論理回路を構成し、その負荷容量
が比較的小さいときにはＣＭＯＳ用の基本セルを用いて
特定の論理回路を構成することを特徴とする半導体集積
回路装置。 ２、上記ＣＭＯＳ用の複数からなる基本セルとＢｉ−Ｃ
ＭＯＳ用の複数からなる基本セルによりそれぞれ構成さ
れるセル列は、その列方向のピッチ又は高さが等しくさ
れ、あるいは整数倍にされるものであることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記ＣＭＯＳ用の基本セルとＢｉ−ＣＭＯＳ用の基
本セルとは、同一列内に混在させて配置されるとともに
、Ｂｉ−ＣＭＯＳ用の基本セルの１つの大きさに対して
、ＣＭＯＳ用の複数からなる基本セルの大きさが等しく
されるものであることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235390A JPH03217055A (ja) | 1990-01-22 | 1990-01-22 | 半導体集積回路装置 |
| EP91300424A EP0439301A1 (en) | 1990-01-22 | 1991-01-18 | Semiconductor integrated-circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235390A JPH03217055A (ja) | 1990-01-22 | 1990-01-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217055A true JPH03217055A (ja) | 1991-09-24 |
Family
ID=11802919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235390A Pending JPH03217055A (ja) | 1990-01-22 | 1990-01-22 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0439301A1 (ja) |
| JP (1) | JPH03217055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714996B2 (ja) * | 1990-08-08 | 1998-02-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0575082A (ja) * | 1991-02-04 | 1993-03-26 | Motorola Inc | 混合ＣＭＯＳ／ＢｉＭＯＳ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
-
1990
- 1990-01-22 JP JP1235390A patent/JPH03217055A/ja active Pending
-
1991
- 1991-01-18 EP EP91300424A patent/EP0439301A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439301A1 (en) | 1991-07-31 |
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