JP2682725B2

JP2682725B2 - 半導体装置

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Publication number: JP2682725B2
Application number: JP2146542A
Authority: JP
Inventors: 晃徳柴山; 俊郎山田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-06-04
Filing date: 1990-06-04
Publication date: 1997-11-26
Anticipated expiration: 2012-11-26
Also published as: JPH0438791A; KR950008447B1; KR920001855A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体装置に関し、特に半導体集積回路の基
板電位を発生する基板電位発生器について、その発生す
る基板電位を設定電位に保つための基板電位検出回路の
改良に関するものである。

（従来の技術）従来の基板電位検出器を第４図に示す。同図におい
て、Qp47,Qn46,Qn47はMOSトランジスタ、45は外部電源
電圧Vcc、46は接地電位Vssである。また、41は接点、44
は基板電位であり、43は基板電位検出信号の出力端子で
ある。ゲートを接地電位Vss46に接続したMOSトランジス
タQp47及びQn46と、ゲート，ドレイン間を短絡したMOS
トランジスタQn47との３個を直列に接続し、その３個の
MOSトランジスタのダイオードを外部電源電圧Vcc45と基
板電位44との間に直列に接続した構成になっている。

上記の構成の基板電位検出器の動作について説明す
る。先ず、MOSトランジスタQp47はゲート電位が接地電
位Vss46であり、ソース電位が外部電源電圧Vcc45であっ
て、そのゲート，ソース間電圧はそのスレッシュホール
ド電圧より低い電圧であるので、該トランジスタQp47は
ドレイン電流Idp47が流れている。

今、基板電位44が接地電位Vss46より低い設定電位未
満に引き下げられたとすると、トランジスタQn47はon状
態になると共に、このon状態により接点41の電位（つま
りトランジスタQn46のソース電位）がMOSトランジスタQ
n46のスレッシュホールド電圧より高い電圧以上引き下
げられるので、このトランジスタQn46もon状態になる。
その結果、３個のトランジスタのon状態によりMOSトラ
ンジスタQp47及びQn46のドレイン電位，つまり出力端子
43の基板電位検出信号は基板電位発生器１の動作を停止
させるのに十分な低い値の電位となる。

これに対し、基板電位44が上記の設定電位以上に高い
電位に浮き上がったときには、MOSトランジスタQn47に
よって接点41の電位を引き下げる程度が小さくなるため
に、MOSトランジスタQn46のゲート，ソース間の電圧は
そのスレッシュホールド電圧より低い電圧又はスレッシ
ュホールド電圧より僅かに高い電圧に留まるので、該MO
SトランジスタQn46はoff状態又は微小な電流しか流せな
い。このため、出力端子43の基板電位検出信号は、MOS
トランジスタQp47のドレイン電流Idp47によって基板電
位発生器１を動作させるに十分な高い電位となる。

従って、基板電位44が上記の設定電位未満に降下した
ときには、出力端子43から出力される低電位の基板電位
検出信号により基板電位発生器１の動作を停止させる一
方、基板電位44が設定電位以上に上昇したときには、出
力端子43の高電位の基板電位検出信号により基板電位発
生器１を動作させることによって基板電位44を設定電位
に保つことができる。

（発明が解決しようとする課題）しかしながら、上記のような従来の構成では、外部電
源電位Vcc45の変動によって基板電位44を設定電位に保
持できないことが判った。つまり、外部電源電位Vcc45
が上昇したときには、MOSトランジスタQp47のゲート電
位が一定電位（接地電位Vss46）なのでMOSトランジスタ
Qp47のゲート，ソース間電圧が増大し、そのドレイン電
流Idp47が増加する。このため、基板電位44が設定電位
未満に引き下げられても、前記MOSトランジスタQp47の
ドレイン電位である出力端子43の基板電位検出信号の電
位が上昇したままになって、基板電位発生器１の動作を
停止させるまで降下しなくなるので、基板電位44が設定
電位以下に大きく低下し過ぎるという誤動作が生じる。
また、前記とは逆に外部電源電位Vccが降下したときに
は、MOSトランジスタQp47のゲート，ソース間電圧が低
下してそのドレイン電流Idp47が減少するため、基板電
位44が設定電圧以下に引き下げられる前に、MOSトラン
ジスタQp47のドレイン電位である出力端子43の基板電位
検出信号の電位が大きく降下してしまうので、基板電位
44が設定電位以上の良好でない状態でも基板電位発生器
１の動作が停止してしまうという誤動作を引き起こす恐
れがあるという問題点を有していた。本発明は斯かる点
に鑑みてなされたものであり、その目的は、外部電源電
圧の変動があっても、基板電位発生器から発生する基板
電位を良好に設定電位に保持できる半導体装置を提供す
ることにある。

（課題を解決するための手段）前記の目的を達成するため、本発明では、外部電源電
圧Vccの依存性の小さい内部電圧を内部回路で発生さ
せ、この内部電圧と実際の基板電位とに基いて基板電位
検出信号を発生させることにより、この基板電位検出信
号を外部電源電圧Vccに対する依存性の小さいものとし
て、この基板電位検出信号で基板電位発生器の動作を制
御することとする。

つまり、本発明の具体的な解決手段は、半導体装置と
して、基板電位を発生する基板電位発生器と、少なくと
もDRAMの動作電圧内で外部電源電圧の依存性の少ない内
部電圧を発生させる内部電圧発生器と、該内部電圧発生
器により発生させた内部電圧と実際の基板電位とに基い
て前記基板電位発生器により発生した基板電位が設定電
位の上か下かを検出する基板電位検出器とを設け、前記
基板電位発生器を、前記基板電位検出器の出力により制
御する構成としている。

（作用）本発明は前記した構成により、内部電圧発生器からは
外部電源電圧の依存性が少ない内部電圧が発生し、この
内部電圧と実際の基板電位とに基いて基板電位検出器が
作動する。その結果、外部電源電圧が変動しても、実際
の基板電位が設定電位未満のときには、基板電位検出器
から必ず低電位の基板電位検出信号が出力され、逆に実
際の基板電位が設定電位以上のときには、必ず高電位の
基板電位検出信号が出力されるので、この外部電源電圧
に対する依存性の小さい基板電位検出信号によって基板
電位発生器の動作が制御されると、基板電位が設定電位
未満のときには必ず電位発生器の動作が停止して、外部
電源電圧Vccの変動に拘らず基板電位が設定電位に保持
されることになる。

（実施例）以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の第１の実施例における半導体装置の
ブロック回路図である。同図において、Qp11〜Qp17はＰ
形のMOSトランジスタ、Qn11〜Qn17はＮ形のMOSトランジ
スタ、15は外部電源電圧Vcc、16は接地電位Vss、11は内
部電圧、12は基準電圧、13は基板電位検出信号、14は基
板電位、111,112,121,122,131は接点である。

また、２は外部電源電圧Vcc15の依存性の少ない内部
電圧11を発生させるための内部電圧発生器であって、こ
の内部電圧発生器２は、内部素子を動作させる電圧を発
生するために用いる内部降圧器より成る。この内部降圧
器２は基準電圧発生器３と供給器４とから構成されてい
る。先ず、基準電圧発生器３の動作について説明する
に、該基準電圧発生器３は、２個のトランジスタQp11と
Qn11,及び２個のトランジスタQp12とQn12とが各々直列
に接続されており、この両者は外部電源電圧Vcc15に対
して互いに並列に接続されているとともに、MOSトラン
ジスタQp12のソース，ドレイン間にはトランジスタQp13
のダイオードが接続された構成になっている。

前記トランジスタQp11〜Qp13及びトランジスタQn11〜
Qn12は全て飽和領域で動作させる。

この基準電圧発生器３では、基準電位12,つまり接点1
12の電位が外部電源電圧Vcc15に対して依存性が小さい
ように構成されている。以下、この構成を具体的に説明
する。接点112の電位をほぼ一定とすると、トランジス
タQn11はそのゲート電位が前記の接点112の電位で一定
電位であるので飽和領域で動作し、且つそのソース電位
が接地電位Vss16であってそのゲート，ソース間電圧が
ほぼ一定であるために、そのドレイン電流Idn11はほぼ
一定である。また、トランジスタQp11とQn11との両ドレ
イン電流Idp11,Idn11が相等しいときのトランジスタQp1
1のドレイン電位及びゲート電位が定常状態における接
点111の電位である。従って、定常状態におけるトラン
ジスタQp11のドレイン電流Idp11はぼ一定である。一
方、このトランジスタQp11のドレイン電流Idp11は、そ
の飽和領域での動作によりそのゲート，ソース間電圧で
ほぼ決定されるので、このドレイン電流Idp11が前記の
ようにほぼ一定であると、そのゲート，ソース間電圧も
ほぼ一定である。以上のことから、トランジスタQp11の
ゲート，ソース間電圧である接点111と外部電源電圧Vcc
15との間の電位差はほぼ一定である。

また、トランジスタQp12のゲート，ソース間電圧は、
前記のように接点111と外部電源電圧Vcc15との間の電位
差であってほぼ一定であるので、このトランジスタQp12
のドレイン電流Idp12はその飽和領域での動作によりほ
ぼ一定である。更に、トランジスタQp12とQn12の両ドレ
イン電流Idp12,Idn12が互いに等しいときのトランジス
タQn12のドレイン電位及びゲート電位が定常状態におけ
る接点112の電位（つまり基準電位12）である。従っ
て、定常状態におけるトランジスタQn12のドレイン電流
Idn12はほぼ一定である。一方、このトランジスタQn12
のドレイン電流Idn12は、その飽和領域での動作により
そのゲート，ソース間電圧でほぼ決定されるので、この
ドレイン電流Idn12が前記のようにほぼ一定であると、
そのゲート，ソース間電圧もほぼ一定である。以上のこ
とから、このトランジスタQn12のゲート，ソース間電圧
である接点112と接地電位Vss16との間の電位差はほぼ一
定である。

以上説明したように、基準電圧発生器３は前記のよう
な構成のフィードバック回路になっているので、接点11
1の電位は外部電源電圧Vcc15よりも所定電位だけ低い一
定電圧になると共に、接点112の電位は接地電位Vss16よ
りも所定電位だけ高い一定電位の基準電位になることが
判る。

本発明の半導体装置では、外部電源電圧Vcc15の依存
性の少ない電圧として、基準電位12,つまり接地電位Vss
16よりも一定電位だけ高い電位である接点112の電位を
用いる。

次に、供給器４の動作について説明する。この供給器
４は、２個のｐ型のMOSトランジスタQp14,Qp15と、３個
のｎ型のMOSトランジスタQn13〜Qn15とにより構成され
る差動増幅器５と、１個のｐ型MOSトランジスタQp16よ
り構成される出力回路部６とから成っている。

前記差動増幅器５から説明すると、２個のMOSトラン
ジスタQp14,Qp15は、互いにソース，ドレインをそれぞ
れ共通の電位とした構成になっている。従って、この両
トランジスタQp14,Qp15のドレイン電流Idp14,Idp15は互
いに等しくカレントミラーになっている。また、MOSト
ランジスタQn13のゲート電位は、前記した外部電源電圧
Vcc15に対して依存性の少ない基準電位12になってお
り、一方、MOSトランジスタQn14のゲート電位は、内部
素子を動作させるための内部電圧11になっている。この
内部電圧11は、少なくともDRAMの動作電圧内の電圧値に
設定される。そして、基準電圧12と内部電圧11との比較
により、接点121の電位，つまりMOSトランジスタQp16の
ゲート電位を変化させる構成として、出力回路部６から
の出力電流を制御する回路方式となっている。

前記の供給器４の動作について、基準電圧12と内部電
圧11とが等しいときと比較して説明する。先ず、内部電
圧11（MOSトランジスタQn14のゲート電位）が基準電圧1
2（MOSトランジスタQn13のゲート電位）よりも低い場合
には、MOSトランジスタQn14のドレイン電流Idn14が減少
するので、MOSトランジスタQp15のドレイン電位及び接
点122の電位（つまり,MOSトランジスタQp14,Qp15のゲー
ト電位）が上昇する。このため、MOSトランジスタQp14
のゲート，ソース間電圧が降下し、そのトレイン電流Id
p14が減少するので、MOSトランジスタQp14及びMOSトラ
ンジスタQn13のドレイン電位，つまり接点121の電位が
降下する。その結果、この接点121の電位であるMOSトラ
ンジスタQp16のゲート電位の降下により、そのゲート，
ソース間電圧が増大し、そのドレイン電流Idn16が増加
することになる。

これに対し、内部電圧11が基準電圧12よりも高い場合
には、前記とは逆にMOSトランジスタQn14のドレイン電
流Idn14が増加して、接点122の電位が降下するので、MO
SトランジスタQp14のゲート，ソース間電圧が増大し、
そのドレイン電流Idp14が増加する。そのため、接点121
の電位が上昇するので、MOSトランジスタQp16のゲー
ト，ソース間電圧が減少し、そのドレイン電流Idn16が
減少する。特に、内部電圧11が予め設定した設定電圧に
達したときには、接点121の電位がMOSトランジスタQp16
をoff動作させるまで上昇し、その設定電圧を越える上
昇を阻止するので、内部電圧11をその設定電圧に保つこ
とができる。

ここに、供給器４は、前記のような外部電源電圧Vcc1
5の依存性の小さい基準電圧12と比較して内部電圧11を
発生しているので、この内部電圧11を外部電源電圧Vcc1
5の変動に対して依存性の小さい所定の設定電圧に保つ
ことができる。

そして、前記の内部降圧器２の供給器４にて内部降圧
した内部電圧11によって内部素子を動作させると共に、
この内部電圧11でもってメモリセル７にHIGHを書き込
む。このようにするのは、16MDRAMの出現以降、半導体
装置の内部素子のサイズが小さくなるに経れて、外部電
源電圧が高すぎて内部素子耐圧の信頼性が確保できなか
ったり、消費電力の低減化が図れなくなる場合があるか
らであり、またスピードの観点から、外部電源電圧を降
圧した内部電圧で行う方式を採ることが望ましいからで
ある。

さらに、第１図において、８は基板電位14を発生する
基板電位発生器、９は前記の基板電位発生器８により発
生する基板電位14が設定電位の上か下かを検出する基板
電位検出器である。

前記の基板電位検出器９は、ｐ型MOSトランジスタQp1
7と、ｎ型MOSトランジスタQn16と、ゲート，ドレイン間
を短絡したｎ型MOSトランジスタQn17との３個を直列に
接続して成り、トランジスタQp17,Qn16の両ゲートは接
地電位Vss16に接続されていると共に、トランジスタQp1
7のソース電位は前記供給器４の出力回路部６からの外
部電源電圧Vcc15に対する依存性の小さい内部電圧11と
され、トランジスタQn17のソース電位は基板電位14とさ
れている。また、MOSトランジスタQn16のソース電位は
基板電位検出信号13として基板電位発生器８に出力さ
れ、該基板電位発生器８は、この基板電位検出信号13に
より制御される。

前記の基板電位検出器９の動作について説明する。先
ず、MOSトランジスタQp17は、前述のようにゲート電位
が接地電位Vss16であり、ソース電位が内部電圧11であ
って、そのゲート，ソース間電圧はそのスレッシュホー
ルド電圧より低い電位の一定電圧であるので、外部電源
電圧Vcc15に依存しない常にほぼ一定値のドレイン電流I
dp17が流れている。

いま、基板電位14が接地電位Vss16より低い設定電位
未満に引き下げられたとすると、トランジスタQn17はon
状態になると共に、このon状態により接点131の電位
（つまりMOSトランジスタQn16のソース電位）がこのMOS
トランジスタQn16のスレッシュホールド電圧より高い電
圧以上引き下げられるので、このトランジスタQn16もon
状態になる。その結果、３個のトランジスタのon状態に
よりMOSトランジスタQp17及びQn16のドレイン電位，つ
まり基板電位検出信号13は、基板電位発生器８の動作を
停止させるのに十分な低い値の電位となる。ここに、MO
SトランジスタQp17,Qn16,Qn17の各々のドレイン電流
は、外部電源電圧Vcc15に依存せずほぼ一定値であるの
で、基板電位検出信号13は外部電源電圧Vcc15の変動に
対して依存性の小さい信号となる。

これに対し、基板電位14が上記の設定電位以上高い電
位に浮き上がったときには、MOSトランジスタQn17によ
って接点131の電位を引き下げる程度が小さくなるため
に、MOSトランジスタQn16のゲート，ソース間電圧はそ
のスレッシュホールド電圧よりも低い電圧又は僅かに高
い電圧に留まるので、該MOSトランジスタQn16はoff状態
又は微小な電流しか流せない。このため、MOSトランジ
スタQp17及びQn16のドレイン電位である基板電位検出信
号13は、ほぼ一定値（MOSトランジスタQp17の外部電源
電圧Vcc15に依存しない）ドレイン電流Idp47によって基
板電位発生器１を動作させるのに十分な高い一定電位と
なる。

以上の説明から、基板電位検出器９は、内部降圧器２
の供給器４から発生させた外部電源電圧Vcc15に対する
依存性の小さい内部電圧11と実際の基板電位14とに基い
て、外部電源電圧Vcc15の変動に拘らず、実際の基板電
位14が設定電位未満のときには必ず低電位の基板電位検
出信号を出力し、実際の基板電位14が設定電位以上のと
きには必ず高電位の基板電位検出信号を出力することに
より、前記基板電位発生器８により発生する基板電位14
が設定電位か否かを検出する。そして、この構成によ
り、外部電源電圧Vcc15に対する少ない依存性でもって
基板電位発生器８の動作を制御することができる。

よって、基板電位発生器８の動作の外部電源電圧Vcc1
5に対する依存性を小さいものにできるので、この基板
電位発生器８により発生する基板電位14を外部電源電圧
Vcc15の変動に拘らず設定電位に保つことができる。

（実施例２）次に、本発明の第２の実施例を説明する。第２図に示
す半導体装置のブロック回路図において、Qp20〜Qp29は
Ｐ形のMOSトランジスタ、Qn20〜Qn29はＮ形のMOSトラン
ジスタ、25は電源電位Vcc、26は接地電位Vss、27は内部
電圧ａ、21は内部電圧ｂ、22は基準電圧、23は基板電位
検出信号、24は基板電位である。また、211、212、221,
222、241は各々接点である。

第２図の内部降圧器２′は、基準電圧発生器３′と供
給器４′とから成る。先ず、基準電圧発生器３′の動作
については前記の第１実施例で説明した通りである。つ
まり、基準電圧発生器３′は、トランジスタQp21とQn2
1、及びトランジスタQp22とQn22とが各々直列に接続さ
れており、外部電源電圧Vcc25に対し互いに並列の関係
にある。更にトランジスタQp22のソース，ドレイン間に
はトランジスタQp23のダイオードが接続された構成にな
っている。

従って、基準電圧発生器３′は前記第１の実施例の基
準電圧発生器３と同様な構成のフィードバック回路にな
っているので、接点211は外部電源電圧Vcc25より所定電
位だけ低い電圧を出力し、接点212は接地電位Vss26より
も所定電位だけ高い基準電圧22を出力する。

本実施例の半導体装置では、基準電圧として接点212
の電位，つまり接地電位Vss26よりも所定電位だけ高く
且つ外部電源電位Vcc25の依存性の少ない電位22を用い
る。

供給器４′の動作についても第１実施例で述べた通り
である。つまり供給器４′は、２個のｐ型のMOSトラン
ジスタQp24,Qp25と、３個のｎ型のMOSトランジスタQn23
〜Qn25とにより構成される差動増幅器５′と、１個のｐ
型MOSトランジスタQp26より構成される出力回路部６′
とから成っている。

前記差動増幅器５′の２個のMOSトランジスタQp24,Qp
25は、互いにソース，ドレインをそれぞれ共通の電位と
した構成になっているので、この両トランジスタQp24,Q
p25のドレイン電流Idp24,Idp25は互いに等しくカレント
ミラーになっている。また、MOSトランジスタQn23のゲ
ート電位は、前記した外部電源電圧Vcc25の依存性の少
ない基準電位22になっている一方、MOSトランジスタQn2
4のゲート電位は内部電圧27になっている。そして、基
準電圧22と内部電圧27との比較により、MOSトランジス
タQp26のゲート電位である接点221の電位を変化させる
構成として、出力回路部６′からの出力電流を制御する
回路方式になっている。

従って、供給器４′は前記第１の実施例の供給器４と
同様な構成のフィードバック回路になっているので、第
１の実施例で説明した通り、MOSトランジスタQn24のゲ
ート電位（内部電圧27）がMOSトランジスタQn23のゲー
ト電位（基準電位22）よりも低い場合には、MOSトラン
ジスタQp26のドレイン電流Idn26が増加し、一方、逆に
内部電圧27が基準電圧22よりも高い場合には、MOSトラ
ンジスタQp26のドレイン電流Idn26が減少する。特に、
内部電圧27が予め設定した設定電圧に達したときには、
接点221の電位（MOSトランジスタQp24及びQn23のドレイ
ン電位）がMOSトランジスタQp26をoff動作させるまで上
昇し、その設定電圧を越える上昇を阻止するので、内部
電圧27を設定電圧に保つことができる。

ここに、供給器４′は、外部電源電圧Vcc25の依存性
の小さい基準電圧22に基いて内部電圧27を発生している
ので、この内部電圧27を外部電源電圧Vcc25に対して依
存性の小さい所定の設定電圧に保つことができる。

更に、第２図に示す他の供給器４″は、前記の供給器
４′と同様に、２個のｐ型のMOSトランジスタQp28,Qp29
と、３個のｎ型のMOSトランジスタQn20、Qn28、Qn29と
により構成される差動増幅器５″と、１個のｐ型MOSト
ランジスタQp20により構成される出力回路部６″とから
成る。

前記差動増幅器５″の２個のMOSトランジスタQp28,Qp
29は互いにソース，ドレインをそれぞれ共通の電位とし
た構成になっているので、その両ドレイン電流Idp28,Id
p29は等しくカレントミラーになっている。また、MOSト
ランジスタQn28のゲート電位は、前記した外部電源電圧
Vcc25の依存性の少ない基準電圧22になっている一方、M
OSトランジスタQn29のゲート電位は内部電圧21（基板電
位検出器９′への出力電圧）になっている。そして、基
準電圧22と内部電圧21との比較により、MOSトランジス
タQp20のゲート電位である接点241の電位を変化させる
構成として、出力回路部６″からの出力電流を制御する
回路方式になっている。

従って、供給器４″は前記の供給器４′と同様な構成
のフィードバック回路になっているので、MOSトランジ
スタQn29のゲート電位（内部電圧21）がMOSトランシス
タQn28のゲート電位（基準電圧22）よりも低い場合に
は、MOSトランジスタQp20のドレイン電流Idp20が増加す
る一方、内部電圧21が基準電圧22よりも高い場合には、
MOSトランジスタQp20のドレイン電流Idp20が減少する。
特に、内部電圧21が予め設定した設定電圧に達したとき
には、接点241の電位がMOSトランジスタQp20をoff動作
させるまで上昇し、その設定電圧を越える上昇を阻止す
るので、内部電圧21（基板電位検出器９′への出力電
位）を設定電圧に保つことができる。

よって、外部電源電圧Vcc25の依存性の小さい基準電
圧22に基いて内部電圧21を発生させるので、この内部電
圧21（基板電位検出器９′への出力電圧）を外部電源電
圧Vcc25の依存性の小さい電圧にできる。

そして、前記した最初の供給器４′により発生させた
内部電圧27によって内部素子を動作させると共にメモリ
セル７にHIGHを書き込む。

加えて、第２図の基板電位検出器９′の構成について
も、前記の第１実施例の基板電位検出器９と同様であ
る。つまり、該基板電位検出器９′は、ｐ型MOSトラン
ジスタQp27と、ｎ型MOSトランジスタQn26と、ゲート，
ドレイン間を短絡したｎ型MOSトランジスタQn27との３
個を直列に接続して成り、トランジスタQp27,Qn26の両
ゲートは接地電位Vss26に接続されていると共に、トラ
ンジスタQp27のソース電位は前記供給器４″から発生さ
せた内部電位21とされ、トランジスタQn27のソース電位
は基板電位24とされている。また、MOSトランジスタQn2
6のソース電位は基板電位検出信号23として基板電位発
生器８に出力され、該基板電位発生器８は、この基板電
位検出信号23により制御される。

従って、本基板電位検出器９′は前記第１の実施例と
同様の回路構成であるので、前述の通り、基板電位24が
接地電位Vss26より低い設定電位未満に引き下げられた
ときには、３個のトランジスタは全てon状態にあって、
その各々のドレイン電流が外部電源電圧Vcc25に依存せ
ずほぼ一定値であるので、出力端子の基板電位検出信号
23（つまり,MOSトランジスタQp27及びQn26のドレイン電
位）は、外部電源電圧Vcc25に対する依存性の小さい信
号となる。一方、基板電位24が設定電位以上に高い電位
に浮き上がったときには、基板電位検出信号23は、外部
電源電圧Vcc25に依存しないほぼ一定値の高い電位とな
る。よつて、基板電位検出器９′は、外部電源電圧Vcc2
5の変動に無関係な電圧の基板電位検出信号23を出力す
る。

以上の説明から、供給器４′から発生させるHIGH書込
み用の内部電圧27とは別に、他の供給器４″により外部
電源電圧Vcc25の依存性の小さい内部電圧21を発生さ
せ、この内部電圧21に基いて基板電位検出器９′から外
部電源電圧Vcc25の変動にほとんど影響を受けない基板
電位検出信号を出力して基板電位発生器８を制御するの
で、基板電位24を外部電源電圧Vcc25の変動とはほとん
ど無関係に設定電圧に保持することができる。しかも、
読み出し及び書き込み時において、内部素子を動作させ
る時に供給器４′の内部電圧27にたとえ変動があって
も、基板電位検出器９′に出力する内部電圧21には変動
がないので、基板電位検出信号の変動もなく、基板電位
を設定電位に確実に保持することができる。

（実施例３）続いて、請求項（４）に記載の発明の実施例を第３図
に基いて説明する。本実施例は、前記の第１及び第２の
各実施例の内部降圧器2,2′において供給器4,4′を設け
ないで、基準電圧発生器自体を内部電圧発生器として、
発生させる基準電圧をそのまま外部電源電圧の依存性の
小さい内部電圧として使用したものである。

つまり、同図に示す半導体装置のブロック回路におい
て、Qp31〜Qp35及びQp37はＰ形のMOSトランジスタ、Qn3
1,Qn36及びQn37はＮ形のMOSトランジスタ、35は外部電
源電位Vcc、36は接地電位Vss、31は内部電圧、33は基板
電位検出信号、34は基板電位、311は接点である。

同図の内部電圧発生器３″は、ゲート，ドレイン間を
短絡した第１及び第２のMOSトランジスタQp35,Qp31と、
第３のMOSトランジスタQn31とが直列に接続されて第１
の直列体を構成しているとともに、第４のMOSトランジ
スタQp32と、ゲート，ドレイン間を短絡した第５のMOS
トランジスタQp34とが直列に接続されて第２の直列体を
構成している。この第１及び第２の直列体は、互いに外
部電源電圧Vcc35と接地電位Vss36との間に各々並列に接
続されている。

さらに、前記第２のMOSトランジスタQp31のゲートは
第４のMOSトランジスタQp32のゲートに短絡して接続さ
れていると共に、第３のMOSトランジスタQn31のゲート
は第４のMOSトランジスタQp32のドレインに短絡して接
続されている。加えて、前記第４のMOSトランジスタQp3
2のソース，ドレイン間には、ゲート，ドレイン間を短
絡した第６のMOSトランジスタQp33が接続されている。
この第６のMOSトランジスタQp33の接続位置は、第４のM
OSトランジスタQP32のソース，ドレイン間に代えて、第
３のMOSトランジスタQn31のソース，ドレイン間として
もよい。

前記６個のトランジスタは全て飽和領域で動作させ
る。

前記の基準電圧発生器３″では、内部電圧31の電位圧
外部電源電位Vcc35に対して依存性が小さくなるよう
に、第１及び第２実施例の基準電圧発生器3,3′と同様
に構成されている。以下、この構成を具体的に説明す
る。内部電圧31をほぼ一定とすると、トランジスタQn31
はそのゲート電位が前記の内部電圧31で一定電位である
ので飽和領域で動作し、且つそのソース電位が接地電位
Vss36であってゲート，ソース間電圧がほぼ一定である
ためにそのドレイン電流Idn31はほぼ一定である。ま
た、トランジスタQp31とQn31との両ドレイン電流Idp31,
Idn31が相等しいときのトランジスタQp31のドレイン電
位及びゲート電位が定常状態における接点311の電位で
ある。従って、定常状態におけるトランジスタQp31のド
レイン電流Idp31はほぼ一定である。一方、このトラン
ジスタQp31のドレイン電流Idp31は、その飽和領域での
動作によりそのゲート，ソース間電圧でほぼ決定される
ので、このドレイン電流Idp31が前記のようにほぼ一定
であると、そのゲート，ソース間電圧もほぼ一定であ
る。以上のことから、トランジスタQp31のゲート，ソー
ス間電圧である接点311の電位と外部電源電圧Vcc35との
間の電位差はほぼ一定である。

また、トランジスタQp32のゲート，ソース間電圧であ
る接点311の電位と外部電源電圧Vcc35との間の電位差
は、前記のようにほぼ一定であるので、このトランジス
タQp32のドレイン電流Idp32は、その飽和領域での動作
によりほぼ一定である。更に、トランジスタQp32とQp34
の両ドレイン電流Idp32,Idp34が互いに等しいときのト
ランジスタQp34のソース電位が定常状態における内部電
圧31である。従って、定常状態におけるトランジスタQp
34のドレイン電流Idp34はほぼ一定である。一方、この
トランジスタQp34のドレイン電流Idp34は、その飽和領
域での動作によりそのゲート，ソース間電圧でほぼ決定
されるので、このドレイン電流Idp34が前記のようにほ
ぼ一定であると、そのゲート，ソース間電圧もほぼ一定
である。以上のことから、このトランジスタQp34のゲー
ト，ソース間電圧である内部電圧31と接地電位Vss36と
の間の電位差はほぼ一定である。

以上のように基準電圧発生器３″は、前記のような構
成のフィードバック回路になっているので、接点311の
電位は外部電源電圧Vcc35よりも所定電位だけ低い一定
電圧になると共に、内部電位31は接地電位Vss36よりも
所定電位だけ高い一定電圧になることが判る。

従って、本実施例の半導体装置で使用する内部電圧31
は、前述のように接地電位Vss36よりも一定電位だけ高
い電圧で且つ外部電源電位Vcc35の依存性の少ない電圧
となる。

また、第３図の基板電位検出器９″の構成は、前記の
第１実施例の基板電位検出器９と同様である。つまり、
該基板電位検出器９″は、ｐ型MOSトランジスタQp37
と、ｎ型MOSトランジスタQn36と、ゲート，ドレイン間
を短絡したｎ型MOSトランジスタQn37との３個を直列に
接続して成り、トランジスタQp37,Qn36の両ゲートは接
地電位Vss36に接続されていると共に、トランジスタQp3
7のソース電位は前記基準電圧発生器３″により発生さ
せた内部電圧31とされ、トランジスタQn37のソース電位
は基板電位34とされている。また、MOSトランジスタQn3
6のソース電位は基板電位検出信号33として基板電位発
生器８に出力され、該基板電位発生器８は、この基板電
位検出信号33により制御される。

従って、本実施例の基板電位検出器９″は前記第１の
実施例と同様の回路構成であるので、既に説明した通
り、基板電位34が接地電位Vss36より低い設定電位未満
に引き下げられたときには、３個のトランジスタは全て
on状態にあって、その各々のドレイン電流が外部電源電
圧Vcc35に依存せずほぼ一定値であるので、基板電位検
出信号33（つまり,MOSトランジスタQp37及びQn36のドレ
イン電位）は、外部電源電圧Vcc35に対して依存性の小
さい信号となる。一方、基板電位34が設定電位以上に高
い電位に浮き上がったときには、基板電位検出信号33
は、外部電源電圧Vcc35に依存しないほぼ一定値の高い
電位となる。よって、基板電位検出器９″は、外部電源
電圧Vcc35の変動に無関係な基板電位検出信号33を出力
するので、以上の説明から、基板電位検出器９″は、外
部電源電圧Vcc35に対して依存性の小さい内部電圧31と
実際の基板電位34とに基いて、外部電源電圧Vcc35が変
動したとしても、実際の基板電位34が設定電位未満のと
きには必ず低電位の基板電位検出信号を出力し、逆に実
際の基板電位34が設定電位以上のときには必ず高電位の
基板電位検出信号を出力する。従って、外部電源電圧Vc
c35の変動に対して少ない依存性でもって基板電位発生
器８の動作を制御することができる。

よって、基板電位発生器８の動作を外部電源電圧Vcc3
5の依存性の小さいものにできるので、この基板電位発
生器８により発生させる基板電位34を外部電源電圧Vcc3
5の変動に拘らず設定電位に保つことができる。しか
も、第１及び第２実施例の供給器4,4″による消費電流
が生じないので、消費電力を増加させずに済む利点があ
る。

以上、各実施例に基いて本発明を説明したが、本発明
は前記の各実施例に限定されず、他に種々の変更が可能
であることは明かである。

（発明の効果）以上説明したように、本発明の半導体装置によれば、
外部電源電圧の依存性の小さい内部電圧を発生させ、こ
の内部電圧に基いて実際の基板電位が設定電位の上か下
かを検出するようにしたことにより、外部電源電圧が変
動しても、その電圧変動の影響をあまり受けないで基板
電位発生器の動作を制御できるので、基板電位を外部電
源電圧の変動に拘らず設定電位に保持できる効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体装置の回路
ブロック図、第２図は第２の実施例を示す半導体装置の
回路ブロック図、第３図は第３の実施例を示す半導体装
置の回路ブロック図、第４図は従来の基板電位検出器を
示す電気回路図である。 Qp11,Qp12……ｐ型MOSトランジスタ、Qn11,Qn12……ｎ
型MOSトランジスタ、2,2′……内部降圧器、3,3′,3″
……基準電圧発生器、4,4′,4″……供給器、5,5′,5″
……差動増幅器、6,6′,6″……出力回路部、８……基
板電位発生器、9,9′,9″……基板電位検出器、11,21,3
1……内部電位、13,23,33……基板電位検出信号、14,2
4,34……基板電位、16,26,36……接地電位。

Claims

(57)【特許請求の範囲】

【請求項１】基板電位を発生する基板電位発生器と、少なくともDRAMの動作電圧内で外部電源電圧の依存性の
少ない内部電圧を発生させる内部電圧発生器と、該内部電圧発生器により発生させた内部電圧と実際の基
板電位とに基いて前記基板電位発生器により発生した基
板電位が設定電位の上か下かを検出する基板電位検出器
とを備え、前記基板電位発生器は、前記基板電位検出器の出力によ
り制御されることを特徴とする半導体装置。
【請求項２】内部電圧発生器は、内部素子動作電圧発生のために用いる内部降圧器であることを特徴とする請求項（１）記載の半導体装置。
【請求項３】内部降圧器は、基準電圧発生器と、該基準電圧発生器により発生させた基準電圧に基いて内
部電圧を発生させる供給器よりなることを特徴とする請求項（２）記載の半導体装置。
【請求項４】内部電圧発生器は、ゲート，ドレイン間を短絡した第１、第２のMOSトラン
ジスタと第３のMOSトランジスタとの直列接続からなる
第１の直列体と、第４のMOSトランジスタとゲート，ドレイン間を短絡し
た第５のMOSトランジスタとの直列接続からなる第２の
直列体とを、電源電圧と接地電位間に各々並列に接続し、前記第２のMOSトランジスタのゲートと前記第４のMOSト
ランジスタのゲートとの間、及び前記第３のMOSトラン
ジスタのゲートと前記第４のMOSトランジスタのドレイ
ンとの間を各々短絡し、かつ前記第３のMOSトランジスタ又は前記第４のMOSトラ
ンジスタのソース，ドレイン間に、ゲート，ドレイン間
を短絡した第６のMOSトランジスタを接続した構成よりなることを特徴とする請求項（１）記載の半導
体装置。