JPS595320A - オンチツプ電源発生回路 - Google Patents
オンチツプ電源発生回路Info
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- JPS595320A JPS595320A JP57115043A JP11504382A JPS595320A JP S595320 A JPS595320 A JP S595320A JP 57115043 A JP57115043 A JP 57115043A JP 11504382 A JP11504382 A JP 11504382A JP S595320 A JPS595320 A JP S595320A
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- power supply
- voltage
- supply voltage
- external power
- mos transistor
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路において、外部電源電圧をも
とにオンチップ上で内部電源電圧を発生するオンチップ
電源発生回路に関するものである。
とにオンチップ上で内部電源電圧を発生するオンチップ
電源発生回路に関するものである。
一般１ｃ、ＭＯＳ ）ランジスタの微細化に伴って、Ｍ
ＯＳ）ランジスタの耐圧が低下するだけでなく、ホット
エレクトロンによるＭＯＳ）ツンジスタの閾値電圧め変
化も大きな問題となりククある。このＭＯＳ）ランジス
タの微細化に伴なう諸々の問題点を抑制する方法として
、使用する電源電圧を下げることが必要となる。実際に
１６にビットＭＯＳダイナミックＲＡＭでは電源電圧が
１２Ｖであったものが６４にビットＭＯ８ダイナξツク
ＲＡＭでは５ｖに下がっている。この５ｖという電源電
圧はＴＴＬロジックに使用されている電源電圧と同一で
あり、メモリボードなどの設計にとって非常に都合のい
い値である。しかし、さらに高密度化された場合には５
ｖの電源電圧を維持することは上記の理由によシ困難な
欠点があった。
ＯＳ）ランジスタの耐圧が低下するだけでなく、ホット
エレクトロンによるＭＯＳ）ツンジスタの閾値電圧め変
化も大きな問題となりククある。このＭＯＳ）ランジス
タの微細化に伴なう諸々の問題点を抑制する方法として
、使用する電源電圧を下げることが必要となる。実際に
１６にビットＭＯＳダイナミックＲＡＭでは電源電圧が
１２Ｖであったものが６４にビットＭＯ８ダイナξツク
ＲＡＭでは５ｖに下がっている。この５ｖという電源電
圧はＴＴＬロジックに使用されている電源電圧と同一で
あり、メモリボードなどの設計にとって非常に都合のい
い値である。しかし、さらに高密度化された場合には５
ｖの電源電圧を維持することは上記の理由によシ困難な
欠点があった。
したがって、この発明の目的は高密度ＭＯＳダイナξツ
クＲＡＭの場合にも５ｖの電源を使用しつつ、ＭＯＳト
ランジスタの微細化を行なうことができるオンチップ電
源発生回路を提供するものである。
クＲＡＭの場合にも５ｖの電源を使用しつつ、ＭＯＳト
ランジスタの微細化を行なうことができるオンチップ電
源発生回路を提供するものである。
このような目的を達成するため、この発明は外部電源電
圧を受けて一定値の電圧を出力する基準電圧発生回路と
、ドレインに外部電源電圧が印加し、ゲートにこの一定
値の電圧が印加し、ソースが外部電源電圧の絶対値より
小さい値の内部電源電圧を供給する内部電源端子に接続
される第１のＭＯｆ９ ）ランジスタと、前記一定値の
電圧とこの内部電源電圧とを比較し、出力電圧を出力す
るコンパレータと、外部電源電圧を電力供給源として動
作し、出力信号を出力する発振回路と、ドレインにこの
発振回路の出力信号が印加し、ゲートに前記コンパレー
クの出力電圧が印加する第２のＭＯＳ）ランジスタと、
入力端子がこの第２のＭＯＢ）ランジスタのソースに接
続され、出力端子が第１のＭＯＳ）ランジスタのソース
に接続され、外部電源電圧とは独立に内部電源電圧を出
力するチャージポンプ回路とを備えるものであり、以下
実施例を用いて詳細に説明する。
圧を受けて一定値の電圧を出力する基準電圧発生回路と
、ドレインに外部電源電圧が印加し、ゲートにこの一定
値の電圧が印加し、ソースが外部電源電圧の絶対値より
小さい値の内部電源電圧を供給する内部電源端子に接続
される第１のＭＯｆ９ ）ランジスタと、前記一定値の
電圧とこの内部電源電圧とを比較し、出力電圧を出力す
るコンパレータと、外部電源電圧を電力供給源として動
作し、出力信号を出力する発振回路と、ドレインにこの
発振回路の出力信号が印加し、ゲートに前記コンパレー
クの出力電圧が印加する第２のＭＯＳ）ランジスタと、
入力端子がこの第２のＭＯＢ）ランジスタのソースに接
続され、出力端子が第１のＭＯＳ）ランジスタのソース
に接続され、外部電源電圧とは独立に内部電源電圧を出
力するチャージポンプ回路とを備えるものであり、以下
実施例を用いて詳細に説明する。
第１図はこの発明に係るオンチップ電源発生回路の一実
施例を示すブロック図である。同図において、（１）は
外部から印加される外部電源電圧Ｖｃｃ例えば５ｖの外
部電源端子、（２）はこの外部電源電圧Ｖｃｃを電力供
給源として動作し、高密度ＭＯＳダイナミックＲＡＭ内
部で使用される電圧値を決定する電圧Ｖｒｅｆを出力し
、その詳細な回路を第２図おるいは第３図に示す基準電
圧発生回路、（３）はそのドレインが外部電源端子（１
）に接続しゲートがその基準電圧発生回路（２）の出力
端子に接続し、ソースが内部電源電圧ＶＩＮＴの内部電
源端子（４）に接続する電流供給用ＭＯ８）ランジスタ
、（５）は外部電源電圧Ｖｃｃを電力供給源として、前
記基準電圧発生回路（２）の出力電圧Ｖｒｅｆと内部“
電源電圧ＶＩＮＴとを比較し、出力電圧ＶＣＭＰを出力
するコンパレータ、（６）は内部電源端子（４）とアー
スとの間に接続した容量ＣＩのコンデンサ、（７）は内
部電源電圧ｖ、 ＮＴを下げる工うに機能し、その詳細
な回路を第４図に示すチャージポンプ回路、（８）は外
部電源電圧Ｖｃｃを電力供給源として動作し、出力信号
φＣを出力する発振回路、（９）はドレインがこの発振
回路（８）の出力端子に接続し、ゲートがコンパレータ
（５）の出力に接続し、ソースが前記チャージポンプ回
路（７）の入力端子に接続するスイッチング用ＭＯ８）
ランジスタである。
施例を示すブロック図である。同図において、（１）は
外部から印加される外部電源電圧Ｖｃｃ例えば５ｖの外
部電源端子、（２）はこの外部電源電圧Ｖｃｃを電力供
給源として動作し、高密度ＭＯＳダイナミックＲＡＭ内
部で使用される電圧値を決定する電圧Ｖｒｅｆを出力し
、その詳細な回路を第２図おるいは第３図に示す基準電
圧発生回路、（３）はそのドレインが外部電源端子（１
）に接続しゲートがその基準電圧発生回路（２）の出力
端子に接続し、ソースが内部電源電圧ＶＩＮＴの内部電
源端子（４）に接続する電流供給用ＭＯ８）ランジスタ
、（５）は外部電源電圧Ｖｃｃを電力供給源として、前
記基準電圧発生回路（２）の出力電圧Ｖｒｅｆと内部“
電源電圧ＶＩＮＴとを比較し、出力電圧ＶＣＭＰを出力
するコンパレータ、（６）は内部電源端子（４）とアー
スとの間に接続した容量ＣＩのコンデンサ、（７）は内
部電源電圧ｖ、 ＮＴを下げる工うに機能し、その詳細
な回路を第４図に示すチャージポンプ回路、（８）は外
部電源電圧Ｖｃｃを電力供給源として動作し、出力信号
φＣを出力する発振回路、（９）はドレインがこの発振
回路（８）の出力端子に接続し、ゲートがコンパレータ
（５）の出力に接続し、ソースが前記チャージポンプ回
路（７）の入力端子に接続するスイッチング用ＭＯ８）
ランジスタである。
なお、第２図に示す基準電圧発生回路（２）において、
（１０ａ）および（１０ｂ）はそれぞれ抵抗値が鳥およ
びＲ，の抵抗、（ｌｌａ）は容量Ｃ２のコンデンサであ
る。
（１０ａ）および（１０ｂ）はそれぞれ抵抗値が鳥およ
びＲ，の抵抗、（ｌｌａ）は容量Ｃ２のコンデンサであ
る。
この場合の出力電圧Ｖｒｅｆは（１）式に示すように一
定値を得ることができる。
定値を得ることができる。
また、第３図に示す基準電圧発生回路（２）において、
（１２ａ） 〜（１２ｎ）はそれぞれ閾値電圧ＶＴＨＱ
をもりＭＯＳ）う／ジスタである。この場合の出力電圧
Ｖｒｅｆは（２）式で示すように一定値を得ることがで
きる。
（１２ａ） 〜（１２ｎ）はそれぞれ閾値電圧ＶＴＨＱ
をもりＭＯＳ）う／ジスタである。この場合の出力電圧
Ｖｒｅｆは（２）式で示すように一定値を得ることがで
きる。
Ｖｒｅｆ ＝ Ｎ Ｘ Ｖ７ｕｑ ・−−
−（２）ここで幀ＮはＭＯＳ）ランジスタの数である。
−（２）ここで幀ＮはＭＯＳ）ランジスタの数である。
また、第４図に示すチャージポンプ回路（７）において
、（ｌｌｂ）は容量ＯＰのコンデンサ、（１３ａ）およ
び（１３ｂ）はＭＯＳ）、７ンジスタである。このチャ
ージポンプ回路（７）の動作について説明すると、まず
、コンパレータ（５）の出力電圧ＶＣＭＰが′Ｈ′のと
き、発振回路（８）の出力信号ψＣが′Ｌ′から′Ｈ＃
になると、ＭＯＳ）ランジスタ（９）が導通状態にるた
め、コンデンサ（ｌｌｂ）による容量結合でノード（Ｎ
ｏは′Ｈ′に上昇する。このため、ＭＯＳトランジスタ
（１３ａ）がオンとなる。このＭＯＳトランジスタ（１
３ａ）のオンによシノード（Ｎ１）の電位が下がり始め
る（乙のとき、ＭＯＳ）？ンジスタ（１３ｂ）のゲート
は基準電位Ｖｓｓに接続されているのでオンしたままで
ある）。そして、ノード（Ｎ１）の電位がＭＯｆ９）ラ
ンジスタ（１３ａ）の閾値電圧ＶＴＨＱになった時点で
、ノード（Ｎ、）の電位低下は停止する。次に、発振回
路（８）の出力信号φＣが１Ｈ′からＬ′になると、コ
ンデンサ（ｌｌｂ）による容量結合でノード（Ｎｌ）の
電位は負になる。このため、ＭＯ８）２ンジスタ（１３
ｂ）６Ｌオンとなり（このとき、ＭＯＳトランジスタ（
１３ａ）はオンしたままである）、内部電源電圧ｖ＝Ｎ
Ｔの電圧を下げ始める。このため、ノード（Ｎ、）の電
位はある負電位からＯｖに向って上昇し始めるが、ノー
ド（Ｎ、）の電位が−ＶＴＨＱになった時点でノード（
Ｎｌ）の電位上昇は停止する。そして、以上の動作は発
振回路（８）の出力信号ψＣが印加されているかぎり、
繰り返され、内部電源電圧ＭＩＮＴの′１圧を下げてゆ
く。
、（ｌｌｂ）は容量ＯＰのコンデンサ、（１３ａ）およ
び（１３ｂ）はＭＯＳ）、７ンジスタである。このチャ
ージポンプ回路（７）の動作について説明すると、まず
、コンパレータ（５）の出力電圧ＶＣＭＰが′Ｈ′のと
き、発振回路（８）の出力信号ψＣが′Ｌ′から′Ｈ＃
になると、ＭＯＳ）ランジスタ（９）が導通状態にるた
め、コンデンサ（ｌｌｂ）による容量結合でノード（Ｎ
ｏは′Ｈ′に上昇する。このため、ＭＯＳトランジスタ
（１３ａ）がオンとなる。このＭＯＳトランジスタ（１
３ａ）のオンによシノード（Ｎ１）の電位が下がり始め
る（乙のとき、ＭＯＳ）？ンジスタ（１３ｂ）のゲート
は基準電位Ｖｓｓに接続されているのでオンしたままで
ある）。そして、ノード（Ｎ１）の電位がＭＯｆ９）ラ
ンジスタ（１３ａ）の閾値電圧ＶＴＨＱになった時点で
、ノード（Ｎ、）の電位低下は停止する。次に、発振回
路（８）の出力信号φＣが１Ｈ′からＬ′になると、コ
ンデンサ（ｌｌｂ）による容量結合でノード（Ｎｌ）の
電位は負になる。このため、ＭＯ８）２ンジスタ（１３
ｂ）６Ｌオンとなり（このとき、ＭＯＳトランジスタ（
１３ａ）はオンしたままである）、内部電源電圧ｖ＝Ｎ
Ｔの電圧を下げ始める。このため、ノード（Ｎ、）の電
位はある負電位からＯｖに向って上昇し始めるが、ノー
ド（Ｎ、）の電位が−ＶＴＨＱになった時点でノード（
Ｎｌ）の電位上昇は停止する。そして、以上の動作は発
振回路（８）の出力信号ψＣが印加されているかぎり、
繰り返され、内部電源電圧ＭＩＮＴの′１圧を下げてゆ
く。
次に、上記構成によるオンチップ電源発生回路の動作に
ついて第５図（ａ）〜第５図（ｄ）を参照して説明する
。ここで、説明を簡単にするため、１を光供給用ＭＯ８
）２ンジスタ（３）の閾１直電圧はほぼＯＶとし、基準
電圧発生回路（２）の電圧Ｖｒｅｆと外部電源電圧Ｖｃ
ｃとはＶｒｅｆ ＝ ３ＡＶｃｃの関係にあるものとす
る。次に、まず、時間ｔ、では第５図（ａ）に示すよう
に外部電源電圧Ｖｃｃ ＝ ５ Ｖなので、基準電圧発
生回路（２）の電圧Ｖｒｅｆ ＝−４−Ｘ ５Ｖ ＝＝
２．５ Ｖである。したがって、内部電源電圧ｖＩＮＴ
＝ Ｖｒｅｆ −（ｔｉ供給用ＭＯ８）ランジスタ（
３）の閾値電圧） ＝ ２．５ Ｖ となる。今、時間
１．から時間ｔ、の間に、内部電源端子（４）の内部電
源電圧ＶＩＮＴが第５図（ｂ）ｆｃｒｐすように２．５
ｖから２．Ｏｖに低下したとする。このため、１流供給
用ＭＯ８）う／ジスタ（３）がオンし、直ちに内部電源
電圧ＭＩＮＴが上昇し始め、時間ｔ４には２．５Ｖのも
との値に回復する。以上の動作中はコンパレータ（５）
の出力ＶＣＭＰは′Ｌルベルであり、スイッチング用Ｍ
Ｏ８）ランジスタ（９）はオフしているので、チャージ
ポンプ回路（７）は不動作状態である。
ついて第５図（ａ）〜第５図（ｄ）を参照して説明する
。ここで、説明を簡単にするため、１を光供給用ＭＯ８
）２ンジスタ（３）の閾１直電圧はほぼＯＶとし、基準
電圧発生回路（２）の電圧Ｖｒｅｆと外部電源電圧Ｖｃ
ｃとはＶｒｅｆ ＝ ３ＡＶｃｃの関係にあるものとす
る。次に、まず、時間ｔ、では第５図（ａ）に示すよう
に外部電源電圧Ｖｃｃ ＝ ５ Ｖなので、基準電圧発
生回路（２）の電圧Ｖｒｅｆ ＝−４−Ｘ ５Ｖ ＝＝
２．５ Ｖである。したがって、内部電源電圧ｖＩＮＴ
＝ Ｖｒｅｆ −（ｔｉ供給用ＭＯ８）ランジスタ（
３）の閾値電圧） ＝ ２．５ Ｖ となる。今、時間
１．から時間ｔ、の間に、内部電源端子（４）の内部電
源電圧ＶＩＮＴが第５図（ｂ）ｆｃｒｐすように２．５
ｖから２．Ｏｖに低下したとする。このため、１流供給
用ＭＯ８）う／ジスタ（３）がオンし、直ちに内部電源
電圧ＭＩＮＴが上昇し始め、時間ｔ４には２．５Ｖのも
との値に回復する。以上の動作中はコンパレータ（５）
の出力ＶＣＭＰは′Ｌルベルであり、スイッチング用Ｍ
Ｏ８）ランジスタ（９）はオフしているので、チャージ
ポンプ回路（７）は不動作状態である。
一方、時間ｔ、から時間ｔ６の間に内部電源端子（４）
の内部電源電圧ｖｌＮＴが２．５■から３．ＯＶに上昇
したとする。このため、コンパレータ（５）の出力ＶＣ
）１［Ｐが第５図（ｄ）に示すように′Ｈルベルにな９
、スイッチング用ＭＯ８）ランジスタ（９）がオンとな
る。このため、発振回路（８）の出力信号ψＣがこのオ
ン状態のスイッチング用ＭＯ８）ランジスタ（９）を介
してチャージポンプ回路（７）に入力する。この丸め、
３．０Ｖに上昇した内部１源電圧ＭＩＮＴをチャージポ
ンプ回路（７）の働きで下降し始めて、時間ｔ、までに
、もとの２．５Ｖの値に回復する。
の内部電源電圧ｖｌＮＴが２．５■から３．ＯＶに上昇
したとする。このため、コンパレータ（５）の出力ＶＣ
）１［Ｐが第５図（ｄ）に示すように′Ｈルベルにな９
、スイッチング用ＭＯ８）ランジスタ（９）がオンとな
る。このため、発振回路（８）の出力信号ψＣがこのオ
ン状態のスイッチング用ＭＯ８）ランジスタ（９）を介
してチャージポンプ回路（７）に入力する。この丸め、
３．０Ｖに上昇した内部１源電圧ＭＩＮＴをチャージポ
ンプ回路（７）の働きで下降し始めて、時間ｔ、までに
、もとの２．５Ｖの値に回復する。
このように、安定化された内部電源電圧ＶＩＮＴを使っ
て高密度ＭＯＳダイナｉツクＲＡＭを動作させれ＋１’
メモリチツプには例えば５ｖを印加していても実際に印
加される電圧を５ｖ以下にすることができ、ＭＯＳトラ
ンジスタの微細化に伴なう問題点を解決することができ
る。
て高密度ＭＯＳダイナｉツクＲＡＭを動作させれ＋１’
メモリチツプには例えば５ｖを印加していても実際に印
加される電圧を５ｖ以下にすることができ、ＭＯＳトラ
ンジスタの微細化に伴なう問題点を解決することができ
る。
なお、以上の実施例ではｎチャネルのＭＯＳダイナミッ
クＲＡＭについて説明したが、ＰチャネルのＭＯ８ダイ
ナミックＲＡＭについても同様にできることはもちろん
である。
クＲＡＭについて説明したが、ＰチャネルのＭＯ８ダイ
ナミックＲＡＭについても同様にできることはもちろん
である。
以上詳細に説明したように、この発明に係るオンチップ
電源発生回路によれば外部電源電圧をもとに、オンチッ
プ上で独立に最適な内部電圧を発生することができる効
果がある。
電源発生回路によれば外部電源電圧をもとに、オンチッ
プ上で独立に最適な内部電圧を発生することができる効
果がある。
第１図はこの発明に係るオンチップ電源発生回路の一実
施例を示すブロック図、第２図および第３図はそれぞれ
第１図の基準電圧発生回路の詳細な回路図、第４図は第
１図のチャージポンプ回路の詳細な回路図、第５図（ａ
）〜第５図（ｄ）は第１図の各部の波形を示す図である
。 （１）・・・・外部電源端子、（２）・・・・基準電圧
発生回路、（３）・・・・電流供給用ＭＯＳトランジス
タ、（４）・・・・内部電源端子、（５）・・・・コン
パレータ、（６）・・・・コンデンサ、（７）・・・・
チャージポンプ回路、（８）・・・・発振回路、（９）
・・・・スイッチング用ＭＯ８）ランジスタ、（１０ａ
）および（１０ｂ） −−−−抵抗、（ｌｌａ）および
（ｌｌｂ） −−−−コンデンサ、（１２ａ） 〜（１
２ｎ）および（１３ａ）、（１３ｂ） −・・・ＭＯ８
）ランジスタ。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１図 第２図 ０ Ｌ Ｊ 第４図 手続補正書く自発） 特許庁長官殿 １、事件の表示 特願昭 ５７一ロ］０４３号２
、発明の名称 オンチップ電源発生回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 口１ 明細書第６頁第１７行の「オン」を「オフ」と補
正する。 （２１同書第７頁第５行の「オン」を「オフ」と補正す
る。 以 上
施例を示すブロック図、第２図および第３図はそれぞれ
第１図の基準電圧発生回路の詳細な回路図、第４図は第
１図のチャージポンプ回路の詳細な回路図、第５図（ａ
）〜第５図（ｄ）は第１図の各部の波形を示す図である
。 （１）・・・・外部電源端子、（２）・・・・基準電圧
発生回路、（３）・・・・電流供給用ＭＯＳトランジス
タ、（４）・・・・内部電源端子、（５）・・・・コン
パレータ、（６）・・・・コンデンサ、（７）・・・・
チャージポンプ回路、（８）・・・・発振回路、（９）
・・・・スイッチング用ＭＯ８）ランジスタ、（１０ａ
）および（１０ｂ） −−−−抵抗、（ｌｌａ）および
（ｌｌｂ） −−−−コンデンサ、（１２ａ） 〜（１
２ｎ）および（１３ａ）、（１３ｂ） −・・・ＭＯ８
）ランジスタ。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１図 第２図 ０ Ｌ Ｊ 第４図 手続補正書く自発） 特許庁長官殿 １、事件の表示 特願昭 ５７一ロ］０４３号２
、発明の名称 オンチップ電源発生回路 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 口１ 明細書第６頁第１７行の「オン」を「オフ」と補
正する。 （２１同書第７頁第５行の「オン」を「オフ」と補正す
る。 以 上
Claims (1)
- 外部電源電圧を受けて一定値の電圧を出力する基準電圧
発生回路と、ドレインに外部電源電圧が印加し、ゲート
にこの一定値の電圧が印加し、ソースが外部電源電圧の
絶対値より小さい値の内部電源電圧を供給する内部電源
端子に接続される第１のＭＯＳ ）７ンジスタと、前記
一定値の電圧とこの内部電源電圧とを比較し、出力電圧
を出力するコンパレータと、外部電源電圧を電力供給源
として動作し、出力信号を出力する発振回路と、ドレイ
ンにこの発振回路の出力信号が印加し、ゲートに前記コ
ンパレータの出力電圧が印加する第２のＭＯＳ）ランジ
スタと、入力端子がこの第２のＭＯＳ トランジスタの
ソースに接続され、出力端子が第１のＭＯＳ トランジ
スタのソースに接続され、外部電源電圧とは独立に内部
電源電圧を出力するチャージポンプ回路とを備え、半導
体集積回路上で外部電源をもとに、外部電源電圧の絶対
値より小さい値の内部電源電圧を発生することを特徴と
するオンチップ電源発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115043A JPS595320A (ja) | 1982-06-30 | 1982-06-30 | オンチツプ電源発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115043A JPS595320A (ja) | 1982-06-30 | 1982-06-30 | オンチツプ電源発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595320A true JPS595320A (ja) | 1984-01-12 |
| JPH05726B2 JPH05726B2 (ja) | 1993-01-06 |
Family
ID=14652768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115043A Granted JPS595320A (ja) | 1982-06-30 | 1982-06-30 | オンチツプ電源発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438791A (ja) * | 1990-06-04 | 1992-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8022752B2 (en) | 2009-12-31 | 2011-09-20 | Nxp B.V. | Voltage reference circuit for low supply voltages |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977159A (ja) * | 1972-11-01 | 1974-07-25 | ||
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
-
1982
- 1982-06-30 JP JP57115043A patent/JPS595320A/ja active Granted
Patent Citations (2)
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| JPS4977159A (ja) * | 1972-11-01 | 1974-07-25 | ||
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|---|---|---|---|---|
| JPH0438791A (ja) * | 1990-06-04 | 1992-02-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8022752B2 (en) | 2009-12-31 | 2011-09-20 | Nxp B.V. | Voltage reference circuit for low supply voltages |
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| Publication number | Publication date |
|---|---|
| JPH05726B2 (ja) | 1993-01-06 |
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