KR100904423B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 외부전원전압의 레벨이 불안정하게 변화하는 경우에도 안정적인 레벨을 유지하는 내부전압을 생성하기 위한 반도체 메모리 소자의 내부전압 생성회로에 관한 것으로서, 외부전원전압의 레벨을 검출하기 위한 전압검출부; 및 액티브 신호에 응답하여 내부전압을 생성하되, 상기 전압검출부의 출력신호에 대응하는 구동력으로 내부전압단을 구동하기 위한 내부전압 생성부을 구비하는 반도체 메모리 소자를 제공한다.
외부전원전압, 내부전압, 구동력

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 소자의 내부동작에 사용되는 내부전압을 생성하기 위한 회로에 관한 것이며, 더 자세히는, 외부전원전압의 레벨이 불안정하게 변화하는 경우에도 안정적인 레벨을 유지하는 내부전압을 생성하기 위한 반도체 메모리 소자의 내부전압 생성회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 갖는 다수의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 공급하고 있다.
이러한, 다수의 내부전압을 생성하는 과정에는 일반적으로, 기준(Reference)전압레벨을 갖는 기준전압을 생성하는 과정과, 발생된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등의 방식을 통해 내부전 압을 생성하는 과정이 포함된다.
여기서, 차지 펌핑(charge pumping) 방식을 사용하여 생성하는 대표적인 내부전압으로는 승압전압(VPP)과 백 바이어스 전압(VBB)이 있고, 다운 컨버팅(down converting) 방식을 사용하여 생성하는 대표적인 내부전압으로는 코어전압(VCORE)이 있다.
간단히 설명하면, 승압전압(VPP)은 외부전원전압(VDD)보다 높은 전압레벨을 갖는 전압으로써, 셀을 액세스할 때 셀 트랜지스터의 게이트와 접속되어 있는 워드라인(word line)에 공급하여 셀 트랜지스터의 문턱전압(Threshold voltage : Vth)에 의해 발생하는 셀 데이터의 손실을 방지하기 위해 생성한다.
그리고, 백 바이어스 전압(VBB)은 외부접지전압(VSS)보다 낮은 전압레벨을 갖는 전압으로써, 셀 트랜지스터에 대한 바디 이펙트(body effect) 효과에 의해 셀 트랜지스터의 문턱전압(Vth)이 변화하는 것을 감소시켜 셀 트랜지스터 동작의 안전성을 높이고, 셀 트랜지스터에서 발생하는 채널 누설 전류(channel leakage current)를 감소시키기 위해 생성한다.
또한, 코어전압(VCORE)은 외부전원전압(VDD)보다 낮은 전압레벨을 갖고 접지전압(VSS)보다 높은 전압레벨을 갖는 전압으로써, 셀에 저장된 데이터의 전압레벨을 유지하는데 필요한 전력의 크기를 줄이고 셀 트랜지스터의 안정적인 동작을 위해 생성한다.
전술한 내부전압(VPP, VBB, VCORE)을 생성하는 내부전압 생성기는 반도체 메모리 소자의 동작 전압 영역 및 동작 범위 온도 내에서 일정 편차의 값을 갖고 동 작하도록 설계된다.
도 1은 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 과정은, 반도체 메모리 소자의 동작에 대응하여 그 값이 결정되는 액티브 신호(ACT)를 생성하기 위한 액티브 신호 생성부(120)와, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE)변동에 상관없이 항상 일정한 타겟 레벨을 유지하는 기준전압(VREF)을 생성하기 위한 밴드 갭 기준전압 발생부(140), 및 액티브 신호(ACT)에 응답하여 기준전압(VREF)의 타겟 레벨을 기준으로 예정된 레벨을 갖는 내부전압(VINT)을 생성하기 위한 내부전압 생성부(100)를 구비한다.
여기서, 내부전압 생성부(100)는, 액티브 신호(ACT)에 응답하여 기준전압(VREF)의 타겟 레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하여 내부전압 검출신호(VINT_DET)를 생성하기 위한 내부전압 검출부(102), 및 내부전압 검출신호(VINT_DET)에 응답하여 예정된 구동력으로 내부전압(VINT)단을 구동하기 위한 내부전압 구동부(104)를 구비한다.
전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 메모리 소자의 내부회로(160)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
전술한 종래기술에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 과정에서 제시된 내부전압 생성부(100)의 구성요소 중 내부전압 구동부(104)는, 생성되는 내부전압이 어떠한 전압인지에 따라 세부적인 회로가 달라질 수 있다. 예컨대, 차지 펌핑 방식을 사용하는 펌핑전압(VPP)과 다운 컨버팅 방식을 사용하는 코어전압(VCORE)은 세부적인 회로가 완전히 다르다. 하지만, 그 생성원리는 동일하므로 여기에서는, 그 세부회로가 좀 더 간단한 편인 다운 컨버팅 방식을 사용하는 코어전압(VCORE)을 예를 들어 설명하도록 하겠다. 즉, 이후의 설명에서 제시되는 내부전압(VINT)은 코어전압(VCORE)과 동일한 전압이다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 과정에서 제시된 내부전압 생성부(100)는, 전술한 바와 같이 내부전압 검출부(102)와 내부전압 구동부(104)로 나누어진다.
여기서, 내부전압 검출부(102)는, 내부전압(VINT)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL)을 생성하기 위한 전압분배부(1024), 및 타겟 레벨에 대응하는 기준전압(VREF)과 분배전압(DIV_VOL)의 레벨을 비교하고, 비교결과에 대응하여 내부전압 검출신호(VINT_DET)를 출력하되, 액티브 신호(ACT)에 응답하여 그 동작이 온/오프 제어되는 전압비교부(1022)를 구비한다.
여기서, 내부전압 검출부(102)의 구성요소 중 전압분배부(1024)는, 내부전압(VINT)단과 접지전압(VSS)단 사이에 직렬로 접속된 제1저항(R1) 및 제2저항(R2) 을 구비하여 제1저항(R1)과 제2저항(R2)의 접속노드(DIN)에서 분배전압(DIV_VOL)을 출력한다.
그리고, 내부전압 검출부(102)의 구성요소 중 전압비교부(1022)는, 게이트를 통해 인가받은 분배전압(DIV_VOL)의 레벨에 대응하여 드레인-소스 접속된 드라이빙 노드(ZN)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가받은 상기 타겟 레벨에 대응하는 기준전압(VREF)의 레벨에 대응하여 드레인-소스 접속된 출력노드(OUN)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 드라이빙 노드(ZN)와 출력노드(OUN) 사이에 전류미러(Current Mirror) 형태로 접속되어 드라이빙 노드(ZN)와 출력노드(OUN)에 흐르는 전류의 크기가 같아지도록 제어하는 제1 및 제2 PMOS 트랜지스터(P1, P2), 및 게이트를 통해 인가받은 액티브 신호(ACT)의 논리레벨에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.
또한, 내부전압 구동부(104)는, 게이트를 통해 인가되는 내부전압 검출신호(VINT_DET)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 내부전압(VINT)단으로 흐르는 전류의 크기를 제어하기 위한 PMOS 트랜지스터(P3)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 동작을 설명하면 다음과 같다.
먼저, 액티브 신호 생성부(120)에서 출력되는 액티브 신호(ACT)가 활성화되어서 입력되면, 내부전압 생성부(100)가 동작을 시작한다. 이때, 밴드 갭 기준전압 발생부(140)는 이미 동작을 시작하여 타겟 레벨에 대응하는 기준전압(VREF)이 생성되어 있어야 한다.
내부전압 생성부(100)의 동작이 시작되면, 내부전압 검출부(102)는, 내부전압(VINT)단의 레벨이 기준전압(VREF)의 타겟 레벨보다 높은지 아님 낮은지를 검출한다. 이때, 내부전압(VINT)단의 레벨이 타겟 레벨보다 높은 레벨이라면 내부전압(VINT)단을 구동할 필요가 없으므로 비활성화된 내부전압 검출신호(VINT_DET)를 출력할 것이고, 내부전압(VINT)단의 레벨이 타겟 레벨보다 낮은 레벨이라면 내부전압(VINT)을 구동하여야 하므로 활성화된 내부전압 검출신호(VINT_DET)를 출력할 것이다.
그 후, 내부전압 구동부(104)는, 비활성화된 내부전압 검출신호(VINT_DET)가 인가되면 아무런 동작도 수행하지 않겠지만, 활성화된 내부전압 검출신호(VINT_DET)가 인가되면 내부전압(VINT)을 구동하는 동작을 시작한다.
이때, 내부전압(VINT)을 구동하는 방법은 예정된 구동력을 갖는 드라이버를 사용하여 외부전원전압(VDD)으로 내부전압(VINT)단을 구동하는 것이다. 즉, 내부전압(VINT)단의 레벨이 타겟 레벨에 미치지 못한 상태이므로, 타겟 레벨보다 높은 전압레벨을 갖는 외부전원전압(VDD)을 내부전압(VINT)단에 인가함으로써 내부전압(VINT)단의 레벨을 상승시킨다.
이렇게, 내부전압 구동부(104)가 동작하여 내부전압(VINT)단의 레벨이 상승 하다가 타겟 레벨 이상으로 상승하게 되면, 이를 내부전압 검출부(102)에서 감지하여 내부전압 구동부(104)의 동작을 멈춰준다.
전술한 바와 같은 동작을 계속적으로 반복함으로써 액티브 신호(ACT)가 활성화된 구간에서는 내부전압(VINT)단의 레벨이 항상 타겟 레벨을 유지할 수 있도록 내부전압 생성부(100)가 동작한다.
그런데, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동으로 인해 외부전원전압(VDD)의 레벨이 변동하게 되면, 전술한 종래기술에 따른 내부전압 생성부(100)의 동작 중 내부전압 구동부(104)의 동작에 다음과 같은 문제가 발생할 수 있다.
도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 통해 나타나는 내부전압의 레벨 파형을 도시한 도면이다.
도 3을 참조하면, 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 내부전압 구동부(104)의 동작이 시작되는 시점(①)은, 반도체 메모리 소자의 내부회로(160)가 동작하면서 내부전압(VINT)을 사용함으로 인해 내부전압(VINT)단의 레벨이 타겟 레벨보다 낮아진 상태이다. 또한, 내부회로(160)의 동작이 종료되기 전의 시점(②)이기 때문에 내부전압(VINT)단의 레벨이 계속 낮아질 것으로 예상되는 상태이다.
따라서, 내부전압 구동부(104)는 내부회로(160)의 동작이 종료되기 전의 시 점(②)에서는 내부전압(VINT)단의 레벨이 더 이상 낮아지는 것을 방지하고, 내부회로(160)의 동작이 종료된 후의 시점(③)에서는 내부전압(VINT)단의 레벨이 다시 타겟 레벨에 대응하는 전압레벨이 될 수 있도록 내부전압(VINT)단의 레벨을 상승시키는 동작을 해야한다.
이때, <외부전원전압(VDD)의 레벨이 예정된 레벨을 유지하는 상태>인 경우라면, 내부전압 구동부(106)가 갖는 예정된 구동력이 내부전압(VINT)단을 구동하기에 충분한 상태이므로, 내부전압 구동부(106)가 동작함으로써 내부회로(160)의 동작이 종료되기 전의 시점(②)에서 내부전압(VINT)단의 레벨이 허용 가능한 레벨하한선 이하로 하강하지 않도록 할 수 있고, 내부회로(160)의 동작이 종료된 후의 시점(③)에서는 상대적으로 적은 시간 내에 내부전압(VINT)단의 레벨을 상승시켜 내부전압(VINT)단의 레벨이 다시 타겟 레벨에 대응하는 레벨이 될 수 있도록 하는 것을 알 수 있다.
하지만, <외부전원전압(VDD)의 레벨이 예정된 레벨보다 낮은 상태>인 경우에는, 내부전압 구동부(106)가 갖는 예정된 구동력이 내부전압(VINT)단을 구동하기에 충분치 않은 상태이므로, 내부전압 구동부(106)가 동작하여도 내부전압(VINT)의 레벨을 상승시키려는 힘이 부족해서 내부회로(160)의 동작이 종료되기 전의 시점(②)에서는 내부전압(VINT)단의 레벨이 상대적으로 더 많이 하강하게 된다. 이로 인해, 내부전압(VINT)의 레벨이 허용 가능한 레벨하한선 이하로 하강하게 되면, 정상적인 데이터 입/출력을 방해하여 반도체 메모리 소자의 동작을 불안정하게 하는 문제점이 발생한다..
또한, 내부회로(160)의 동작이 종료된 후의 시점(③)에서는 내부전압(VINT)단의 레벨을 타겟 레벨까지 상승시키기 위해 상대적으로 많은 시간을 소모해야 하는데, 이는, 반도체 메모리 소자가 고속으로 동작하는 것을 방해하여 반도체 메모리 소자의 고속동작시 안정적인 동작을 확보할 수 없는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 외부전원전압(VDD)의 레벨이 변동하는 것을 감지하고, 그 결과에 따라 내부전압단을 구동하기 위한 내부전압 드라이버의 구동력을 변동함으로써, 반도체 메모리 소자의 내부회로 동작시에도 안정적인 레벨을 유지하는 내부전압을 생성하기 위한 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부전원전압의 레벨을 검출하기 위한 전압검출수단; 액티브 신호에 응답하여 내부전압을 생성하되, 상기 전압검출수단의 출력신호에 대응하는 구동력으로 내부전압단을 구동하기 위한 내부전압 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부전원전압의 레벨을 검출하기 위한 전압검출수단; 액티브 신호에 응답하여 내부전압을 생성하는 제1내부전압 생성수단; 및 상기 액티브 신호에 응답하여 상기 내부전압을 생성하되, 상기 전압검출수단의 출력신호에 응답하여 동작이 온/오프 제어되는 제2내부전압 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 예정된 제1 타겟 레벨을 기준으로 외부전원전압의 레벨을 검출하여 검출신호를 출력 하는 단계; 액티브 신호에 응답하여 내부전압을 생성하되, 상기 검출신호에 대응하는 구동력으로 내부전압단을 구동하는 단계를 포함하는 반도체 메모리 소자의 동작방법을 제공한다.
전술한 본 발명은, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE) 변동으로 인해 외부전원전압(VDD)의 레벨이 불안정하게 흔들리는 경우, 특히, 예정된 레벨보다 낮은 레벨을 갖는 경우, 이에 대응하는 구동력으로 내부전압을 생성함으로써 반도체 메모리 소자의 내부회로 동작시에도 내부전압이 안정적인 레벨을 유지할 수 있도록 하는 효과가 있다.
이로 인해, 외부전원전압(VDD)의 레벨이 불안정하게 변동하는 경우에도 안정적인 반도체 메모리 소자의 동작을 확보할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정은, 반도체 메모리 소자의 동작에 대응하여 그 값이 결정되는 액티브 신호(ACT)를 생성하기 위한 액티브 신호 생성부(420)와, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE)변동에 상관없이 항상 일정한 타겟 레벨을 유지하는 기준전압(VREF)을 생성하기 위한 밴드 갭 기준전압 발생부(440)와, 외부전원전압(VDD)의 레벨을 검출하기 위한 전압검출부(480), 및 액티브 신호(ACT)에 응답하여 내부전압(VINT)을 생성하되, 전원검출부(480)의 출력신호에 대응하는 구동력으로 내부전압(VINT)단을 구동하기 위한 내부전압 생성부(400)을 구비한다.
여기서, 전압검출부(480)는, 예정된 제1타겟 레벨을 기준으로 외부전원전압(VDD)의 레벨을 검출하고, 검출결과에 대응하는 검출신호(VDD_DET)를 출력한다.
그리고, 내부전압 생성부(400)는, 예정된 제2 타겟 레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하되, 액티브 신호(ACT)에 응답하여 그 동작이 온/오프 제어되는 제1내부전압 검출부(401)와, 예정된 제2 타겟 레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하되, 액티브 신호(ACT) 및 검출신호(VDD_DET)에 응답하여 그 동작이 온/오프 제어되는 제2내부전압 검출부(403)와, 제1내부전압 검출부(401)의 출력신호(VINT_DET1)에 응답하여 예정된 제1구동력으로 내부전압(VINT)단을 구동하기 위한 제1내부전압 구동부(405), 및 제2내부전압 검출부(403)의 출력신호(VINT_DET2)에 응답하여 예정된 제2구동력으로 내부전압(VINT)단을 구동하기 위한 제2내부전압 구동부(407)을 구비한다.
그리고, 전술한 바와 같은 과정을 통해 생성된 내부전압(VINT)은 반도체 메모리 소자의 내부회로(460)로 입력되어 예정된 내부동작을 수행하는데 사용된다.
전술한 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 과정에서 제시된 내부전압 생성부(400)의 구성요소 중 내부전압 구동부(404)는, 생성되는 내부전압이 어떠한 전압인지에 따라 세부적인 회로가 달라질 수 있다. 예컨대, 차지 펌핑 방식을 사용하는 펌핑전압(VPP)과 다운 컨버팅 방식을 사용하는 코어전압(VCORE)은 세부적인 회로가 완전히 다르다. 하지만, 그 생성원리는 동일하므로 여기에서는, 그 세부회로가 좀 더 간단한 편인 다운 컨버팅 방식을 사용하는 코어전압(VCORE)을 예를 들어 설명하도록 하겠다. 즉, 이후의 설명에서 제시되는 내부전압(VINT)은 코어전압(VCORE)과 동일한 전압이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부(400)의 구성요소 중 제1내부전압 검출부(401)는, 제2 타겟 레벨에 대응된 기준전압(VREF)과 분배전압(DIV_VOL1)의 레벨을 비교하여 비교신호(VINT_DET1)를 출력하되, 바이어스 입력되는 액티브 신호(ACT)에 응답하여 그 동작이 온/오프 제어되는 전압비교부(4012), 및 내부전 압(VINT)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL1)을 생성하기 위한 전압분배부(4014)를 구비한다.
즉, 제1내부전압 검출부(401)는 도 2에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부(100)의 구성요소 중 내부전압 검출부(102)와 동일한 구성을 갖는다. 따라서, 여기에서는 더 이상 설명하지 않도록 하겠다.
그리고, 내부전압 생성부(400)의 구성요소 중 제2내부전압 검출부(403)는, 제2 타겟 레벨에 대응된 기준전압(VREF)과 분배전압(DIV_VOL2)의 레벨을 비교하여 비교신호(VINT_DET2)를 출력하되, 바이어스로 입력되는 인에이블 신호(ENABLE)에 응답하여 그 동작이 온/오프 제어되는 전압비교부(4032)와, 검출신호(VDD_DET) 및 액티브 신호(ACT)에 응답하여 인에이블 신호(ENABLE)의 논리레벨을 결정하기 위한 논리결정부(4036)와, 검출신호(VDD_DET)에 응답하여 전압비교부(4032)를 초기화시키는 것을 제어하기 위한 초기화제어부(4038), 및 내부전압(VINT)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL2)을 생성하기 위한 전압분배부(4034)를 구비한다.
여기서, 제2내부전압 검출부(403)의 구성요소 중 전압비교부(4032)는, 게이트를 통해 인가받은 분배전압(DIV_VOL2)의 레벨에 대응하여 드레인-소스 접속된 드라이빙노드(ZN)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N4)와, 게이트를 통해 인가되는 기준전압(VREF)의 레벨에 대응하여 드레인-소스 접속된 출력노드(OUN)와 공통노드(COMN) 사이에 흐르는 전류의 크 기를 조절하기 위한 제2NMOS 트랜지스터(N5)와, 드라이빙노드(ZN)와 출력노드(OUN) 사이에 전류미러 형태로 접속되어 드라이빙노드(ZN)와 출력노드(OUN)에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 및 제2 PMOS 트랜지스터(P4, P5). 및 게이트를 통해 인가받은 인에이블 신호(ENABLE)에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터(N6)를 구비한다.
그리고, 제2내부전압 검출부(403)의 구성요소 중 논리결정부(4036)는, 검출신호(VDD_DET)를 입력받아 출력하기 위한 인버터(INT), 및 정 입력단으로 입력받은 검출신호(VDD_DET)와 부 입력단으로 입력받은 인버터(INT)의 출력신호(VDD_DETb)에 응답하여 액티브 신호(ACT)와 인에이블 신호(ENABLE)의 논리레벨이 동기화되는 것을 제어하기 위한 전달게이트(TG)를 구비한다.
또한, 제2내부전압 검출부(403)의 구성요소 중 초기화제어부(4038)는, 게이트로 인가받은 검출신호(VDD_DET)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 전압비교부(4032)의 출력단(OUN)이 연결되는 것을 제어함으로써 비교신호(VINT_DET2)를 강제로 비활성화시키는 것을 제어하는 PMOS 트랜지스터(P7), 및 게이트로 인가받은 검출신호의 반전신호(VDD_DETb)에 응답하여 드레인-소스 접속된 전압비교부(4032)의 바이어스 입력단과 접지전압(VSS)단이 연결되는 것을 제어함으로써 인에이블 신호(ENABLE)를 강제로 비활성화시키는 것을 제어하는 NMOS 트랜지스터(N7)를 구비한다.
그리고, 제2내부전압 검출부(403)의 구성요소 중 전압분배부(4034)는, 내부 전압(VINT)단과 접지전압(VSS)단 사이에 직렬로 접속되어 각각 예정된 저항값을 갖는 제1 및 제2 저항(R3, R4)을 구비하고, 제1 저항(R3)과 제2 저항(R4)의 접속노드에서 분배전압(DIV_VOL2)을 출력한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압(VINT)을 생성하는 과정에서 제시된 내부전압 생성부(400)의 동작을 설명하면 다음과 같다.
먼저, 액티브 신호 생성부(420)에서 출력되는 액티브 신호(ACT)가 활성화되어서 입력되면, 내부전압 생성부(400)가 동작을 시작한다. 이때, 밴드 갭 기준전압 발생부(440)는 이미 동작을 시작하여 제2타겟 레벨에 대응하는 기준전압(VREF)이 생성되어 있어야 한다. 또한, 외부전원전압 검출부(480)도 동작을 시작하여 외부전원전압(VDD)의 레벨이 제1타겟 레벨보다 높은지 아님 낮은지를 검출하여 검출신호(VDD_DET)가 출력되어 있어야 한다.
내부전압 생성부(400)의 동작이 시작되면, 제1내부전압 검출부(401)는, 내부전압(VINT)단의 레벨이 기준전압(VREF)의 제2타겟 레벨보다 높은지 아님 낮은지를 검출한다. 이때, 내부전압(VINT)단의 레벨이 제2타겟 레벨보다 높은 레벨이라면 내부전압(VINT)단을 구동할 필요가 없으므로 비활성화된 내부전압 검출신호(VINT_DET1)를 출력할 것이고, 내부전압(VINT)단의 레벨이 타겟 레벨보다 낮은 레벨이라면 내부전압(VINT)단을 구동하여야 하므로 활성화된 내부전압 검출신호(VINT_DET1)를 출력할 것이다.
이때, 제2내부전압 검출부(403)는, 외부전원전압 검출부(480)에서 출력된 검출신호(VDD_DET)가 활성화되어 입력되면 제1내부전압 검출부(401)와 마찬가지로 내부전압(VINT)단의 레벨이 기준전압(VREF)의 제2타겟 레벨보다 높은지 아님 낮은지를 검출한다. 하지만, 외부전원전압 검출부(480)에서 출력된 검출신호(VDD_DET)가 비활성화되어 입력되면 제2내부전압 검출부(403)가 아무런 동작을 하지 않는다. 반면에, 검출신호(VDD_DET)가 활성화되어 있어서 제2내부전압 검출부(403)가 동작할 때에는 제1내부전압 검출부(401)와 마찬가지로 내부전압(VINT)단의 레벨이 제2타겟 레벨보다 높은 레벨이라면 내부전압(VINT)단을 구동할 필요가 없으므로 비활성화된 내부전압 검출신호(VINT_DET2)를 출력할 것이고, 내부전압(VINT)단의 레벨이 타겟 레벨보다 낮은 레벨이라면 내부전압(VINT)단을 구동하여야 하므로 활성화된 내부전압 검출신호(VINT_DET2)를 출력할 것이다.
그리고, 제1 및 제2내부전압 구동부(405, 407)는, 비활성화된 내부전압 검출신호(VINT_DET1, VINT_DET2)가 인가되면 아무런 동작도 수행하지 않겠지만, 활성화된 내부전압 검출신호(VINT_DET1, VINT_DET2)가 인가되면 내부전압(VINT)을 구동하는 동작을 시작한다.
이때, 제1 및 제2내부전압 구동부(405, 407)에서 내부전압(VINT)을 구동하는 방법은 각각 예정된 구동력을 갖는 드라이버를 사용하여 외부전원전압(VDD)으로 내부전압(VINT)단을 구동하는 것이다. 즉, 내부전압(VINT)단의 레벨이 타겟 레벨에 미치지 못한 상태이므로, 타겟 레벨보다 높은 전압레벨을 갖는 외부전원전압(VDD)을 내부전압(VINT)단에 인가함으로써 내부전압(VINT)단의 레벨을 상승시킨다.
이렇게, 제1 및 제2내부전압 구동부(405, 407)가 동작하여 내부전압(VINT)단의 레벨이 상승하다가 타겟 레벨 이상으로 상승하게 되면, 이를 제1 및 제2내부전압 검출부(401, 403)에서 감지하여 제1 및 제2내부전압 구동부(405, 407)의 동작을 멈춰준다.
전술한 바와 같은 동작을 계속적으로 반복함으로써 액티브 신호(ACT)가 활성화된 구간에서는 내부전압(VINT)단의 레벨이 항상 타겟 레벨을 유지할 수 있도록 내부전압 생성부(400)가 동작한다. 따라서, 제1내부전압 구동부(405)와 제2내부전압 구동부(407)는 동일한 동작을 수행하는 것 같다.
하지만, 제1내부전압 구동부(405)와 제2내부전압 구동부(407)가 동일한 동작을 수행하는 구간은 외부전원전압(VDD)이 제1타겟 레벨보다 낮은 레벨을 갖는 상태에서 액티브 신호(ACT)가 활성화되고 내부전압(VINT)의 레벨이 제2타겟 레벨보다 낮은 구간이다.
즉, 제1내부전압 구동부(401)가 액티브 신호(ACT)가 활성화되고 내부전압(VINT)의 레벨이 제2타겟 레벨보다 낮은 경우라면 동작하는데 비해, 제2내부전압 구동부(407)는 액티브 신호(ACT)가 활성화되고 내부전압(VINT)의 레벨이 제2타겟 레벨보다 낮은 경우라도 외부전원전압(VDD)이 제1타겟 레벨보다 높은 레벨을 갖는다면 동작하지 않는다.
따라서, 똑같이 액티브 신호(ACT)가 활성화되고 내부전압(VINT)의 레벨이 제2타겟 레벨보다 낮은 조건이라도 외부전원전압(VDD)의 레벨에 따라 내부전압(VINT)단을 구동하기 위한 구동력이 변화한다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 통해 나타나는 내부전압의 레벨 파형을 도시한 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제1 및 제2내부전압 구동부(405, 407)의 동작이 시작되는 시점(①)은, 반도체 메모리 소자의 내부회로(460)가 동작하면서 내부전압(VINT)을 사용함으로 인해 내부전압(VINT)단의 레벨이 제2타겟 레벨보다 낮아진 상태이다. 또한, 내부회로(460)의 동작이 종료되기 전의 시점(②)이기 때문에 내부전압(VINT)단의 레벨이 계속 낮아질 것으로 예상되는 상태이다.
따라서, 제1 및 제2내부전압 구동부(405, 407)는 내부회로(460)의 동작이 종료되기 전의 시점(②)에서는 내부전압(VINT)단의 레벨이 더 이상 낮아지는 것을 방지하고, 내부회로(460)의 동작이 종료된 후의 시점(③)에서는 내부전압(VINT)단의 레벨이 다시 타겟 레벨을 유지할 수 있도록 내부전압(VINT)단의 레벨을 상승시키는 동작을 해야한다.
이때, <외부전원전압(VDD)의 레벨이 예정된 레벨을 유지하는 상태>인 경우에, 내부전압 생성부(400)에 구비된 제1 및 제2내부전압 구동부(405, 407) 중 제1내부전압 구동부(405)만 동작시켜 그 구동력이 상대적으로 작은 편이지만 외부전원전압(VDD)의 레벨이 예정된 레벨을 유지하는 상태이므로, 내부회로(460)의 동작이 종료되기 전의 시점(②)에서는 내부전압(VINT)단의 레벨이 허용 가능한 레벨하한선 이하로 하강하지 않도록 할 수 있고, 내부회로(460)의 동작이 종료된 후의 시점(③)에서는 상대적으로 적은 시간 내에 내부전압(VINT)단의 레벨을 상승시켜 내부 전압(VINT)단의 레벨이 다시 타겟 레벨을 유지할 수 있도록 하는 것을 알 수 있다.
그리고, <외부전원전압(VDD)의 레벨이 예정된 레벨보다 낮은 상태>인 경우에는, 내부전압 생성부(400)에 구비된 제1 및 제2내부전압 구동부(405, 407)를 모두 동작시켜서 상대적으로 큰 구동력으로 내부전압(VINT)단을 구동하도록 제어하여 외부전원전압(VDD)의 레벨이 예정된 레벨보다 낮은 상태임에도 불구하고, 내부회로(460)의 동작이 종료되기 전의 시점(②)에서는 내부전압(VINT)단의 레벨이 허용 가능한 레벨하한선 이하로 하강하지 않도록 할 수 있고, 내부회로(460)의 동작이 종료된 후의 시점(③)에서는 상대적으로 적은 시간 내에 내부전압(VINT)단의 레벨을 상승시켜 내부전압(VINT)단의 레벨이 다시 타겟 레벨을 유지할 수 있도록 하는 것을 알 수 있다.
즉, <외부전원전압(VDD)의 레벨이 예정된 레벨보다 낮은 상태>인 경우와 <외부전원전압(VDD)의 레벨이 예정된 레벨을 유지하는 상태>인 경우의 내부전압(VINT) 레벨변동이 큰 차이가 없도록 할 수 있다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도로서, 도 5에 도시된 내부전압 생성부와 서로 다른 구성을 갖는 회로도이다.
도 7을 참조하면, 도 4에 도시된 내부전압 생성부(400)가 제1 및 제2내부전압 검출부(401, 403)와 제1 및 제2내부전압 구동부(405, 407)로 이루어져 있던 것에 비해, 도 7에 도시된 내부전압 생성부(400)는 도 1에 도시된 종래기술과 유사하 게 내부전압 검출부(402) 및 내부전압 구동부(404)로 이루어진 것을 알 수 있다.
구체적으로, 도 7에 도시된 내부전압 생성부(400)는, 제2타겟 레벨을 기준으로 내부전압(VINT)단의 레벨을 검출하되, 액티브 신호(ACT)에 응답하여 그 동작이 온/오프 제어되는 내부전압 검출부(402), 및 내부전압 검출부(402)의 출력신호(VINT_DET) 및 검출신호(VDD_DET)에 응답하여 선택적으로 변화하는 구동력으로 내부전압(VINT)단을 구동하기 위한 내부전압 구동부(404)를 구비한다.
여기서, 내부전압 검출부(402)는, 제2 타겟 레벨에 대응된 기준전압(VREF)과 분배전압(DIV_VOL)의 레벨을 비교하여 비교신호를 출력하되, 바이어스로 입력되는 액티브 신호(ACT)에 응답하여 그 동작이 온/오프 제어되는 전압비교부(4022), 및 내부전압(VINT)단의 레벨을 예정된 비율로 분배하여 분배전압(DIV_VOL)을 생성하기 위한 전압분배부(4024)를 구비한다.
그리고, 내부전압 구동부(404)는, 내부전압 검출부(402)의 출력신호(VINT_DET)에 응답하여 예정된 제1구동력으로 내부전압(VINT)단을 구동하기 위한 제1구동 드라이버(4042), 및 내부전압 검출부(402)의 출력신호(VINT_DET)에 응답하여 예정된 제2 구동력으로 내부전압(VINT)단을 구동하되, 검출신호(VDD_DET)에 응답하여 그 동작이 온/오프 제어되는 제2구동 드라이버(4044)를 구비한다.
또한, 내부전압 구동부(404)의 구성요소 중 제2구동 드라이버(4044)는, 검출신호(VDD_DET)에 응답하여 입력단(IN)으로 인가된 내부전압 검출부(402)의 출력신호(VINT_DET)를 출력단(OUT)으로 전달하는 것을 제어하기 위한 전달제어부(4044A), 및 전달제어부(4044A)의 출력단(OUT)에 인가된 신호에 응답하여 예정된 제2구동력 으로 내부전압(VINT)단을 구동하기 위한 드라이버(4044B)를 구비한다.
전술한 구성을 바탕으로 도 7에 도시된 내부전압 생성부(400)의 동작을 설명하면 다음과 같다.
먼저, 밴드 갭 기준전압 발생부(440)는 이미 동작을 시작하여 제2타겟 레벨에 대응하는 기준전압(VREF)이 생성되어 있어야 한다. 또한, 외부전원전압 검출부(480)도 동작을 시작하여 외부전원전압(VDD)의 레벨이 제1타겟 레벨보다 높은지 아님 낮은지를 검출하여 검출신호(VDD_DET)가 출력되어 있어야 한다.
그 후, 액티브 신호 생성부(420)에서 출력되는 액티브 신호(ACT)가 활성화되어서 입력되면, 내부전압 생성부(400)가 동작을 시작한다.
내부전압 생성부(400)의 동작이 시작되면, 내부전압 검출부(402)는, 내부전압(VINT)단의 레벨이 기준전압(VREF)의 제2타겟 레벨보다 높은지 아님 낮은지를 검출한다. 이때, 내부전압(VINT)단의 레벨이 제2타겟 레벨보다 높은 레벨이라면 내부전압(VINT)단을 구동할 필요가 없으므로 비활성화된 내부전압 검출신호(VINT_DET)를 출력할 것이고, 내부전압(VINT)단의 레벨이 타겟 레벨보다 낮은 레벨이라면 내부전압(VINT)단을 구동하여야 하므로 활성화된 내부전압 검출신호(VINT_DET)를 출력할 것이다.
그 후, 내부전압 구동부(404)는, 비활성화된 내부전압 검출신호(VINT_DET)가 인가되면 아무런 동작도 수행하지 않겠지만, 활성화된 내부전압 검출신호(VINT_DET)가 인가되면 내부전압(VINT)을 구동하는 동작을 시작한다.
이때, 외부전원전압(VDD)의 레벨이 제1타겟 레벨보다 낮아서 외부전원전압 검출부(480)에서 출력된 검출신호(VDD_DET)가 활성화되어 입력되면, 내부전압 구동부(404)에 구비된 제1 및 제2구동 드라이버(4042, 4044)가 모두 동작하여 예정된 제1구동력과 예정된 제2구동력을 합친 구동력으로 내부전압(VINT)단을 구동한다.
하지만, 외부전원전압(VDD)의 레벨이 제1타겟 레벨보다 높아서 외부전원전압 검출부(480)에서 출력된 검출신호(VDD_DET)가 비활성화되어 입력되면, 내부전압 구동부(404)에 구비된 제1 및 제2구동 드라이버(4042, 4044) 중 제1구동 드라이버(4042)만 동작하고 제2구동 드라이버(4044)는 동작하지 않으므로 예정된 제1구동력으로 내부전압(VINT)단을 구동한다.
즉, 도 5에 도시된 내부전압 생성부(400)와 동일하게 외부전원전압(VDD)의 레벨에 따라 내부전압(VINT)단을 구동하기 위한 구동력을 변화한다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자의 PVT(PROCESS, VOLTAGE, TEMPERATURE) 변동으로 인해 외부전원전압(VDD)의 레벨이 불안정하게 흔들리는 경우, 특히, 예정된 레벨보다 낮은 레벨을 갖는 경우, 이에 대응하여 변화하는 구동력으로 내부전압을 생성함으로써 반도체 메모리 소자의 내부회로가 동작으로 인해 내부전압을 상대적으로 많이 사용하는 경우에도 예정된 레벨 이내에서 그 레벨이 변동하도록 해줄 수 있다. 즉, 항상 안정적인 레벨을 유지하는 내부전압을 생성할 수 있다.
이로 인해, 외부전원전압(VDD)의 레벨이 불안정하게 변동하는 경우에도 내부 전압의 레벨을 안정적으로 유지할 수 있으므로, 반도체 메모리 소자의 동작을 안정적으로 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 내부전압 생성부는, 예정된 제1구동력 또는 예정된 제1구동력과 예정된 제2구동력을 합한 구동력 중 어느 하나의 구동력으로 내부전압단을 구동하는 구성이 나와있는데, 이는 설명의 편의를 위한 것으로 본 발명은 더 많은 개수의 구동 드라이버를 사용하여 미세한 변동폭의 구동력으로 내부전압단을 구동하는 경우도 포함된다.
또한, 전술한 실시예에서 내부전압을 코어전압과 동일한 전압이라고 가정한 다음 내부구성을 설명하는 방식을 취했는데, 본 발명은 내부전압이 코어전압이 아니고, 펌핑전압이나 백 바이어스 전압인 경우도 포함한다.
그리고, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 통해 나타나는 내부전압의 레벨 파형을 도시한 도면.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정을 통해 나타나는 내부전압의 레벨 파형을 도시한 도면.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 내부전압을 생성하는 과정에서 제시된 내부전압 생성부를 상세히 도시한 회로도로서, 도 5에 도시된 내부전압 생성부와 서로 다른 구성을 갖는 회로도.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 내부전압 생성부 102, 402 : 내부전압 검출부
104, 404 : 내부전압 구동부 401 : 제1내부전압 검출부
403 : 제2내부전압 검출부 405 : 제1내부전압 구동부
407 : 제2내부전압 구동부 120, 420 : 액티브 신호 생성부
140, 440 : 밴드 갭 기준전압 발생부 480 : 외부전원전압 검출부

Claims (25)

  1. 삭제
  2. 삭제
  3. 예정된 제1 타겟 레벨을 기준으로 외부전원전압의 레벨을 검출하여, 검출결과에 대응하는 검출신호를 출력하기 위한 전압검출수단; 및
    예정된 제2 타겟 레벨을 기준으로 내부전압단의 레벨을 검출하되, 액티브 신호에 응답하여 그 동작이 온/오프 제어되는 제1내부전압 검출부;
    예정된 제2 타겟 레벨을 기준으로 상기 내부전압단의 레벨을 검출하되, 상기 액티브 신호 및 상기 검출신호에 응답하여 그 동작이 온/오프 제어되는 제2내부전압 검출부;
    상기 제1내부전압 검출부의 출력신호에 응답하여 예정된 제1구동력으로 상기 내부전압단을 구동하기 위한 제1내부전압 구동부; 및
    상기 제2내부전압 검출부의 출력신호에 응답하여 예정된 제2구동력으로 상기 내부전압단을 구동하기 위한 제2내부전압 구동부
    를 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1내부전압 검출부는,
    상기 제2 타겟 레벨에 대응된 기준전압과 분배전압의 레벨을 비교하여 비교신호를 출력하되, 바이어스 입력되는 상기 액티브 신호에 응답하여 그 동작이 온/오프 제어되는 전압비교부; 및
    상기 내부전압단의 레벨을 예정된 비율로 분배하여 상기 분배전압을 생성하기 위한 전압분배부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 제2내부전압 검출부는,
    상기 제2 타겟 레벨에 대응된 기준전압과 분배전압의 레벨을 비교하여 비교 신호를 출력하되, 바이어스로 입력되는 인에이블 신호에 응답하여 그 동작이 온/오프 제어되는 전압비교부;
    상기 검출신호 및 상기 액티브 신호에 응답하여 상기 인에이블 신호의 논리레벨을 결정하기 위한 논리결정부;
    상기 검출신호에 응답하여 상기 전압비교부를 초기화시키는 것을 제어하기 위한 초기화제어부; 및
    상기 내부전압단의 레벨을 예정된 비율로 분배하여 상기 분배전압을 생성하기 위한 전압분배부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 전압비교부는,
    게이트를 통해 인가받은 상기 분배전압의 레벨에 대응하여 드레인-소스 접속된 드라이빙노드와 공통노드 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터;
    게이트를 통해 인가되는 상기 기준전압의 레벨에 대응하여 드레인-소스 접속된 출력노드와 상기 공통노드 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터;
    상기 드라이빙노드와 상기 출력노드 사이에 전류미러 형태로 접속되어 상기 드라이빙노드와 상기 출력노드에 공급되는 전류의 크기가 서로 같아지도록 제어하 는 제1 및 제2 PMOS 트랜지스터; 및
    게이트를 통해 인가받은 상기 인에이블 신호에 응답하여 드레인-소스 접속된 상기 공통노드와 접지전압단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 논리결정부는,
    상기 검출신호를 입력받아 출력하기 위한 인버터; 및
    정 입력단으로 입력받은 상기 검출신호와 부 입력단으로 입력받은 상기 인버터의 출력신호에 응답하여 상기 액티브 신호와 상기 인에이블 신호의 논리레벨이 동기화되는 것을 제어하기 위한 전달게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제5항에 있어서,
    상기 초기화제어부는,
    게이트로 인가받은 상기 검출신호에 응답하여 소스-드레인 접속된 전원전압단과 상기 전압비교부의 출력단이 연결되는 것을 제어함으로써 상기 비교신호를 강제로 비활성화시키는 것을 제어하는 PMOS 트랜지스터; 및
    게이트로 인가받은 상기 검출신호의 반전신호에 응답하여 드레인-소스 접속된 상기 전압비교부의 바이어스 입력단과 접지전압단이 연결되는 것을 제어함으로써 상기 인에이블 신호를 강제로 비활성화시키는 것을 제어하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제5항에 있어서,
    상기 전압분배부는,
    상기 내부전압단과 접지전압단 사이에 직렬로 접속되어 각각 예정된 저항값을 갖는 제1 및 제2 저항을 구비하고, 상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 분배전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
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