KR100803363B1 - 반도체 메모리 장치의 전압 생성 회로 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 전압 생성 회로는, 외부 공급 전압의 레벨을 감지하여 전압 제어 신호를 출력하는 전압 제어 수단; 상기 전압 제어 신호에 응답하여 상기 외부 공급 전압 또는 제 1 내부 전압 중 어느 하나를 출력하는 전압 공급 수단; 및 상기 전압 공급 수단의 출력 전압을 인가받아 제 1 기준 전압을 생성하는 제 1 기준 전압 생성 수단;을 포함한다.
전압 제어부, 전압 제어 신호, 전압 공급부, 외부 공급 전압

Description

반도체 메모리 장치의 전압 생성 회로{Circuit for Generating Voltage of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도,
도 2는 도 1에 도시된 제 1 기준 전압 생성부의 일 예를 나타내는 회로도,
도 3은 도 2에 도시된 제 1 기준 전압 생성부에서 외부 공급 전압에 따른 제 1 기준 전압의 변화를 도시한 그래프,
도 4는 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도,
도 5는 도 4에 도시된 전압 제어부를 나타내는 내부 회로도,
도 6은 도 4에 도시된 전압 공급부를 나타내는 내부 회로도, 및
도 7은 도 4에 도시된 본 발명의 제 1 기준 전압 생성부에서 외부 공급 전압에 따른 제 1 기준 전압의 변화를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 전압 제어부 200 : 전압 공급부
300 : 제 1 기준 전압 생성부 400 : 제 2 기준 전압 생성부
500 : 제 1 내부 전압 생성부 600 : 제 2 내부 전압 생성부
본 발명은 반도체 메모리 장치의 전압 생성 회로에 관한 것으로, 외부 공급 전압으로부터 기준 전압을 생성하고, 상기 기준 전압을 이용하여 내부 전압을 생성하는 반도체 메모리 장치의 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부 공급 전압(VDD)을 인가받아 기준 전압(VREF)을 생성한다. 모든 내부 전압 생성 회로는 상기 기준 전압(VREF)을 입력받아 각각의 설계 목적에 따라 다른 레벨의 내부 전압을 생성하여 출력한다.
예를 들어, 고전압 생성 회로는 상기 기준 전압(VREF)에 응답하여 셀 트랜지스터를 구동 시키는 고전압(VPP)을 생성하고, 코어 전압 생성 회로는 상기 기준 전압(VREF)에 응답하여 셀 캐패시터에 하이 레벨을 저장할 때 사용되어지는 코어 전압(VCORE)을 생성한다.
따라서, 상기 기준 전압(VREF)은 안정적일 레벨을 유지해야 하며, 상기 기준 전압(VREF)이 불안정한 경우 상기 기준 전압(VREF)에 응답하여 생성되는 내부 전압 역시 불안정해진다.
이하에서는 첨부된 도면을 참조하여 종래의 반도체 메모리 장치의 전압 생성 회로를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도이다.
종래의 반도체 메모리 장치의 전압 생성 회로는 외부 공급 전압(VDD)을 인가받아 제 1 기준 전압(VRO_O)을 생성하는 제 1 기준 전압 생성부(10); 상기 외부 공급 전압(VDD)을 인가받고, 상기 제 1 기준 전압(VRO_O)에 응답하여 제 2 기준 전압(VREF_O)을 생성하는 제 2 기준 전압 생성부(20); 및 상기 제 2 기준 전압(VREF_O)에 응답하여 내부 전압(VINT_O)을 생성하여 출력하는 내부 전압 생성부(30);를 포함한다.
상기 내부 전압 생성부(30)는 상기 제 2 기준 전압 생성부(20)를 통해 설계 목적에 따라 각각 다른 레벨로 출력되는 상기 제 2 기준 전압(VREF_O) 중 하나를 이용하여 상기 내부 전압(VINT_O)을 생성하거나, 일정한 상기 제 2 기준 전압(VREF_O)을 입력받아 상기 내부 전압 생성부(30)에서 적절히 조절하여 상기 내부 전압(VINT_O)을 생성한다.
도 2는 도 1에 도시된 제 1 기준 전압 생성부의 일 예를 나타내는 회로도이다.
상기 제 1 기준 전압 생성부(10)는 일반적인 밴드갭 기준 전압 생성 회로로 실시될 수 있다.
상기 제 1 기준 전압 생성부(10)의 동작을 살펴보면 다음과 같다.
상기 외부 공급 전압(VDD)이 0V에서 목표 전압까지 상승함에 따라 비교기(COM1)에서 출력되는 비교 신호(VBG)는 로우 레벨로 천이한다. 비교 신호(VBG)가 로우 레벨로 천이함에 따라 제 1 트랜지스터(P1)는 턴-온(turn-on) 되고, 상기 제 1 기준 전압(VRO_O)에 상기 외부 공급 전압(VDD)이 인가되어 상기 제 1 기준 전 압(VRO_O)이 상승한다.
상기 제 1 기준 전압(VRO_O)이 상승함에 따라 복수개의 저항(R1 ~ R3)과 제 2 트랜지스터(BJT1) 및 제 3 트랜지스터(BJT2)의 저항 비에 의해 제 1 노드(S1) 및 제 2 노드(S2)의 전압도 상승한다. 상기 제 1 트랜지스터(P1)는 피모스 트랜지스터이고, 상기 제 2 트랜지스터(BJT1) 및 상기 제 3 트랜지스터(BJT2)는 바이폴라 정션 트랜지스터이다.
설계자는 복수개의 상기 저항(R1 ~ R3) 값과 상기 제 2 트랜지스터(BJT1) 및 상기 제 3 트랜지스터(BJT2)의 사이즈를 적절히 조절하여 상기 제 1 기준 전압의 출력 레벨을 조절한다.
도시 되지는 않았지만, 상기 제 2 기준 전압 생성부(20)는 상기 제 1 기준 전압(VRO_O)과 소정 노드의 전압을 비교하고, 이 비교 결과에 응답하여 상기 소정 노드에 상기 외부 공급 전압(VDD)을 인가하여 상기 소정 노드의 전압을 분배함으로써 상기 제 2 기준 전압(VREF_O)을 출력한다.
상기 제 1 기준 전압 생성부(10) 및 상기 제 2 기준 전압 생성부(20)는 상기 외부 공급 전압(VDD)을 인가받아 각각 제 1 기준 전압(VRO_O) 및 제 2 기준 전압(VREF_O)을 생성하므로, 상기 외부 공급 전압(VDD)이 상승하면 상기 제 1 기준 전압(VRO_O) 및 상기 제 2 기준 전압(VREF_O)도 상승한다.
도 3은 도 2에 도시된 제 1 기준 전압 생성부에서 외부 공급 전압에 따른 제 1 기준 전압의 변화를 도시한 그래프이다.
도 3에 도시된 바와 같이, 종래의 제 1 기준 전압 생성부(10)에서 출력되는 상기 제 1 기준 전압(VRO_O)은 상기 외부 공급 전압(VDD)이 증가함에 따라 기 설정된 목표 전압 레벨까지 증가한다. 이후 상기 제 1 기준 전압(VRO_O)이 일정한 레벨을 유지해야 하지만, 상기 외부 공급 전압(VDD)이 계속 증가하면 상기 제 1 기준 전압(VRO_O)도 상승한다.
상기 제 1 기준 전압(VRO_O)이 상승하면 상기 제 2 기준 전압(VREF_O)도 상승하며, 상기 제 2 기준 전압(VREF_O)을 입력받는 상기 내부 전압 생성부(30)는 불안정한 상기 내부 전압(VINT_O)을 생성하여 출력하고, 이를 사용하는 내부 회로에 오동작을 유발하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 외부 공급 전압이 상승하는 경우에도 상기 기준 전압의 레벨을 안정화 시킬 수 있는 반도체 메모리 장치의 전압 생성 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는, 외부 공급 전압의 레벨을 감지하여 전압 제어 신호를 출력하는 전압 제어 수단; 상기 전압 제어 신호에 응답하여 상기 외부 공급 전압 또는 제 1 내부 전압 중 어느 하나를 출력하는 전압 공급 수단; 및 상기 전압 공급 수단의 출력 전압을 인가받아 제 1 기준 전압을 생성하는 제 1 기준 전압 생성 수단;을 포함한다.
또한, 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는, 상기 전압 공급 수단의 출력 전압을 인가받고, 상기 제 1 기준 전압에 응답하여 제 2 기준 전압을 생성하는 제 2 기준 전압 생성 수단; 상기 제 1 기준 전압에 응답하여 상기 제 1 내부 전압을 생성하여 출력하는 제 1 내부 전압 생성 수단; 및 상기 제 2 기준 전압에 응답하여 제 2 내부 전압을 생성하여 출력하는 제 2 내부 전압 생성 수단;을 추가로 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도이다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 외부 공급 전압(VDD)의 레벨을 감지하여 전압 제어 신호(VOLT_CTRL)를 출력하는 전압 제어부(100); 상기 전압 제어 신호(VOLT_CTRL)에 응답하여 상기 외부 공급 전압(VDD) 또는 제 1 내부 전압(VINT1) 중 어느 하나를 출력하는 전압 공급부(200); 상기 전압 공급부(200)의 출력 전압(PW_VOLT)을 인가받아 제 1 기준 전압(VRO_N)을 생성하는 제 1 기준 전압 생성부(300); 상기 출력 전압(PW_VOLT)을 인가받아 상기 제 1 기준 전압(VRO_N)에 응답하여 제 2 기준 전압(VREF_N)을 생성하는 제 2 기준 전압 생성부(400); 상기 제 1 기준 전압(VRO_N)에 응답하여 상기 제 1 내부 전압(VINT1)을 생성하여 출력하는 제 1 내부 전압 생성부(500); 및 상기 제 2 기준 전압(VREF_N)에 응답하여 제 2 내부 전압(VINT2)을 생성하여 출력하는 제 2 내부 전압 생성부(600);를 포함한다.
상기 제 1 기준 전압 생성부(300)는 도 2에 도시된 종래의 제 1 기준 전압 생성부(10)로 실시 될 수 있으며, 종래의 제 1 기준 전압 생성부(10)와 달리 본 발명의 제 1 기준 전압 생성부(300)는 입력 전원을 상기 전압 공급부(200)의 출력 전압(PW_VOLT)을 사용한다. 즉, 상기 외부 공급 전압(VDD) 또는 상기 제 1 내부 전압(VINT1) 중 어느 하나를 입력 전원으로 사용한다.
상기 제 2 기준 전압 생성부(400)는, 도시 되지는 않았지만, 상기 제 1 기준 전압(VRO_N)과 소정 노드의 전압을 비교하고, 이 비교 결과에 응답하여 상기 전압 공급부(200)의 출력 전압(PW_VOLT)을 상기 소정 노드에 인가하고, 상기 소정 노드의 전압을 전압 분배하여 상기 제 2 기준 전압(VREF_N)으로 출력되도록 실시할 수 있다.
상기 제 1 내부 전압 생성부(500) 및 상기 제 2 내부 전압 생성부(600)는 상기 제 1 기준 전압(VRO_N) 및 상기 제 2 기준 전압(VREF_N)에 응답하여, 상기 외부 공급 전압(VDD)으로부터 각각 상기 제 1 내부 전압(VINT1) 및 상기 제 2 내부 전압(VINT2)을 생성하며, 일반적인 전압 다운 컨버터(voltage down converter)로 실시하는 것이 가능하다.
도 5는 도 4에 도시된 전압 제어부를 나타내는 내부 회로도이다.
상기 전압 제어부(100)는 상기 외부 공급 전압(VDD)을 분배하여 분배 전압(DIV_VOLT)을 출력하는 전압 분배부(110); 상기 분배 전압(DIV_VOLT)에 응답하여 비교 신호(DET1)를 출력하는 비교부(130); 및 상기 비교 신호(DET1)를 구동하여 상기 전압 제어 신호(VOLT_CTRL)로서 출력하는 신호 구동부(150);를 포함한다.
상기 전압 분배부(110)는 상기 외부 공급 전압(VDD)의 입력 단과 접지 전압(VSS)의 입력 단 사이에 직렬로 연결된 복수개의 저항(R51, R52)을 포함하고, 제 1 저항(R51) 및 제 2 저항(R52)의 접속 단에서 상기 분배 전압(DIV_VOLT)을 출력한다.
상기 비교부(130)는 게이트 단이 상기 접지 전압(VSS)을 인가받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받으며 드레인 단이 제 1 노드(S51)에 연결된 제 1 트랜지스터(P51); 및 게이트 단이 상기 분배 전압(DIV_VOLT)을 인가받고 드레인 단이 상기 제 1 노드(S51)에 연결되고 소스 단이 상기 접지 전압(VSS)을 인가받는 제 2 트랜지스터(N51);를 포함하고, 상기 비교 신호(DET1)는 상기 제 1 노드(S51)에서 출력된다.
상기 신호 구동부(150)는 게이트 단이 상기 비교 신호(DET1)를 입력받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받으며 드레인 단이 제 2 노드(S52)에 연결되는 제 3 트랜지스터(P52); 및 게이트 단이 상기 비교 신호(DET1)를 입력받고 드레인 단이 상기 제 2 노드(S52)에 연결되며 소스 단이 상기 접지 전압(VSS)을 인가받는 제 4 트랜지스터(N52);를 포함하고, 상기 제 2 노드(S52)에서 상기 전압 제어 신호(VOLT_CTRL)가 출력된다.
도 6은 도 4에 도시된 전압 공급부를 나타내는 내부 회로도이다.
상기 전압 공급부(200)는 상기 전압 제어 신호(VOLT_CTRL)에 응답하여 상기 외부 공급 전압(VDD)을 제 3 노드(S61)에 출력하는 제 1 스위칭부(210); 및 상기 전압 제어 신호(VOLT_CTRL)에 응답하여 상기 제 1 내부 전압(VINT1)을 상기 제 3 노드(S61)에 출력하는 제 2 스위칭부(230);를 포함한다.
상기 전압 공급부(200)는 상기 전압 제어 신호(VOLT_CTRL)에 응답하여 상기 제 1 스위칭부(210) 또는 상기 제 2 스위칭부(230) 중 어느 하나만 활성화 시킨다.
상기 제 1 스위칭부(210)는 게이트 단에 상기 전압 제어 신호(VOLT_CTRL)를 입력받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받으며 드레인 단이 상기 제 3 노드(S61)와 연결된 제 5 트랜지스터(P61)를 포함한다.
상기 제 2 스위칭부(230)는 상기 전압 제어 신호(VOLT_CTRL)를 반전 구동하는 인버터(IV1); 및 게이트 단이 상기 인버터(IV1)의 출력 단에 연결되고 소스 단이 상기 제 1 내부 전압(VINT1)을 인가받으며 드레인 단이 상기 제 3 노드(S61)와 연결된 제 6 트랜지스터(P62)를 포함한다.
상기 제 3 노드(P61)에서 상기 출력 전압(PW_VOLT)이 출력되고, 상기 출력 전압(PW_VOLT)은 상기 외부 공급 전압(VDD) 및 상기 제 1 내부 전압(VINT1)을 포함한다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 상기 외부 공급 전압(VDD)의 레벨을 감지하여 상기 외부 공급 전압(VDD) 또는 상기 제 1 내부 전압(VINT1) 중 어느 하나를 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)에 전원으로서 인가하여, 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)가 각각 안정적인 레벨의 상기 제 1 기준 전압(VRO_N) 및 상기 제 2 기준 전압(VREF_N)을 생성한다.
보다 상세히 설명하면, 상기 전압 제어부(100)는 상기 외부 공급 전압(VDD)의 레벨을 감지하고, 상기 외부 공급 전압(VDD)의 레벨에 응답하여 상기 전압 제어 신호(VOLT_CTRL)를 출력한다.
도 5에 도시된 상기 전압 제어부(100)에서, 설명의 편의상 상기 외부 공급 전압(VDD)이 특정 전압(예를 들어, 1.3V)이 되는 경우, 상기 분배 전압(DIV_VOLT)이 상기 비교부(130)에 구비되는 제 2 트랜지스터(N51)의 문턱 전압(Vth)을 넘어선다고 가정하고 설명하면 다음과 같다.
상기 외부 공급 전압(VDD)이 상기 특정 전압(1.3V)보다 낮은 경우 상기 분배 전압(DIV_VOLT)이 상기 제 2 트랜지스터(N51)의 문턱 전압(Vth)보다 낮기 때문에 상기 비교부(130)는 하이 레벨의 상기 비교 신호(DET1)를 출력하고, 상기 신호 구동부(150)는 상기 비교 신호(DET1)를 반전 구동하여 로우 레벨의 상기 전압 제어 신호(VOLT_CTRL)를 출력한다.
상기 외부 공급 전압(VDD)이 상기 특정 전압(1.3V)보다 높은 경우 상기 분배 전압(DIV_VOLT)이 상기 제 2 트랜지스터(N51)를 턴-온(turn-on) 시키므로, 상기 비교부(130)는 로우 레벨의 상기 비교 신호(DET1)를 출력하고, 상기 신호 구동부(150)는 상기 비교 신호(DET1)를 반전 구동시켜 하이 레벨의 상기 전압 제어 신호(VOLT_CTRL)를 출력한다.
상기 전압 공급부(200)는 로우 레벨의 상기 전압 제어 신호(VOLT_CTRL)를 입력받는 경우 상기 제 5 트랜지스터(P61)를 턴-온(turn-on) 시켜 상기 외부 공급 전 압(VDD)을 상기 전압 공급부(200)의 출력 전압(PW_VOLT)으로서 출력하고, 하이 레벨의 상기 전압 제어 신호(VOLT_CTRL)를 입력받는 경우 상기 제 6 트랜지스터(P62)를 턴-온(turn-on) 시켜 상기 제 1 내부 전압(VINT1)을 상기 전압 공급부(200)의 출력 전압(PW_VOLT)으로서 출력한다.
상기 전압 공급부(200)의 출력 전압(PW_VOLT)은 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)에 입력되고, 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)는 상기 출력 전압(PW_VOLT)에 응답하여 각각 상기 제 1 기준 전압(VRO_N)과 상기 제 2 기준 전압(VREF_N)을 생성하여 출력한다. 이때 상기 제 1 내부 전압 생성부(500)는 상기 제 1 기준 전압(VRO_N)에 응답하여 상기 제 1 내부 전압(VINT1)을 생성하고, 상기 제 2 내부 전압 생성부(600)는 상기 제 2 기준 전압(VREF_N)에 응답하여 상기 제 2 내부 전압(VINT2)을 생성한다.
즉, 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)는 상기 외부 공급 전압(VDD)이 상기 특정 전압 보다 낮은 경우 상기 외부 공급 전압(VDD)을 인가받아 각각 상기 제 1 기준 전압(VRO_N) 및 상기 제 2 기준 전압(VREF_N)을 생성한다. 반면에 상기 외부 공급 전압(VDD)이 상기 특정 전압 보다 높은 경우 상기 제 1 기준 전압 생성부(300) 및 상기 제 2 기준 전압 생성부(400)는 상기 외부 공급 전압(VDD)이 상승하더라도 일정 레벨을 유지하는 상기 제 1 내부 전압(VINT1)을 인가받아 각각 상기 제 1 기준 전압(VRO_N) 및 상기 제 2 기준 전압(VREF_N)을 생성한다.
도 7은 도 4에 도시된 본 발명의 제 1 기준 전압 생성부에서 외부 공급 전압에 따른 제 1 기준 전압의 변화를 도시한 그래프이다.
도 7에 도시된 바와 같이, 본 발명의 제 1 기준 전압 생성부(300)는 상기 외부 공급 전압(VDD)이 특정 전압보다 낮은 경우에는 상기 외부 공급 전압(VDD)을 인가하여 종래의 제 1 기준 전압 생성부(10)와 같은 동작을 하고, 상기 외부 공급 전압(VDD)이 특정 전압보다 높은 경우에는 상기 제 1 내부 전압(VINT1)을 인가하여 종래의 제 1 기준 전압(VRO_O)보다 안정적인 제 1 기준 전압(VRO_N)을 생성할 수 있음을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 외부 공급 전압이 특정 전압 보다 높은 경우 상기 외부 공급 전압 대신 내부 전압을 기준 전압 생성 회로의 입력 전원으로 사용함으로써 안정적인 기준 전압을 생성할 수 있는 효과를 수반한다.

Claims (15)

  1. 외부 공급 전압의 레벨을 감지하여 전압 제어 신호를 출력하는 전압 제어 수단;
    상기 전압 제어 신호에 응답하여 상기 외부 공급 전압 또는 제 1 내부 전압 중 어느 하나를 출력하는 전압 공급 수단; 및
    상기 전압 공급 수단의 출력 전압을 인가받아 제 1 기준 전압을 생성하는 제 1 기준 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 제 1 기준 전압에 응답하여 상기 제 1 내부 전압을 생성하여 출력하는 제 1 내부 전압 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 내부 전압 생성 수단이 상기 전압 공급 수단에 상기 제 1 내부 전압을 공급함을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 전압 공급 수단의 출력 전압을 인가받고, 상기 제 1 기준 전압에 응답하여 제 2 기준 전압을 생성하는 제 2 기준 전압 생성 수단; 및
    상기 제 2 기준 전압에 응답하여 제 2 내부 전압을 생성하여 출력하는 제 2 내부 전압 생성 수단;
    을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  5. 제 1 항에 있어서,
    상기 전압 제어 수단은,
    상기 외부 공급 전압을 분배하여 분배 전압을 출력하는 전압 분배부;
    상기 분배 전압에 응답하여 비교 신호를 출력하는 비교부; 및
    상기 비교 신호를 구동하여 상기 전압 제어 신호를 출력하는 신호 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  6. 제 5 항에 있어서,
    상기 전압 분배부는,
    상기 외부 공급 전압의 입력 단과 접지 전압의 입력 단 사이에 직렬로 연결된 복수개의 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  7. 제 6 항에 있어서,
    서로 다른 두개의 상기 저항 소자의 접속 단 중 어느 하나에서 상기 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  8. 제 5 항에 있어서,
    상기 비교부는,
    게이트 단이 접지 전압을 인가받고 소스 단이 상기 외부 공급 전압을 인가받으며 드레인 단이 제 1 노드에 연결된 제 1 트랜지스터; 및
    게이트 단이 상기 분배 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 접지 전압을 인가받는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 비교 신호는 상기 제 1 노드에서 출력되는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  10. 제 5 항에 있어서,
    상기 신호 구동부는,
    게이트 단이 상기 비교 신호를 입력받고 소스 단이 상기 외부 공급 전압을 인가받으며 드레인 단이 제 2 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단이 상기 비교 신호를 입력받고 드레인 단이 상기 제 2 노드에 연결되며 소스 단이 접지 전압을 인가받는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 2 노드에서 상기 전압 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  12. 제 1 항에 있어서,
    상기 전압 공급 수단은,
    상기 전압 제어 신호에 응답하여 상기 외부 공급 전압을 제 3 노드에 출력하는 제 1 스위칭부; 및
    상기 전압 제어 신호에 응답하여 상기 제 1 내부 전압을 상기 제 3 노드에 출력하는 제 2 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 전압 공급 수단은,
    상기 전압 제어 신호에 응답하여 상기 제 1 스위칭부 또는 상기 제 2 스위칭부 중 어느 하나만 활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 제 1 스위칭부는,
    게이트 단에 상기 전압 제어 신호를 입력받고 소스 단이 상기 외부 공급 전압을 인가받으며 드레인 단이 상기 제 3 노드와 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  15. 제 13 항에 있어서,
    상기 제 2 스위칭부는,
    상기 전압 제어 신호를 반전 구동하는 인버터; 및
    게이트 단에 인버터의 출력 단에 연결되고 소스 단이 상기 제 1 내부 전압을 인가받으며 드레인 단이 상기 제 3 노드와 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
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