JPH03132077A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH03132077A
JPH03132077A JP1268910A JP26891089A JPH03132077A JP H03132077 A JPH03132077 A JP H03132077A JP 1268910 A JP1268910 A JP 1268910A JP 26891089 A JP26891089 A JP 26891089A JP H03132077 A JPH03132077 A JP H03132077A
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layer
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channel
semiconductor device
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光造 坂本
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は二重拡散型の縦型ＭｏＳトランジスタ。 または絶縁ゲート型バイポーラトランジスタに係り、特
に、高耐圧化、耐破壊強度の向上、高信頼化に好適な半
導体装置とその製造方法に関する。
【従来の技術】
二重拡散型の縦型ＭＯＳトランジスタを高耐圧化並びに
破壊強度を向上するため２ＭＯｓトランジスタのボディ
領域はチャネル形成用のチャネル拡散層の他にウェル拡
散層という、チャネル拡散層より深く高濃度の拡散層を
用いている。このウェル拡散層の構造例が米国特許４，
６４２，６６６に述べられている。この従来例では、ソ
ース直下から離間したチャネル拡散層の内側に深いウェ
ル拡散層を形成し、ウェルによる耐破壊強度の向上をチ
ャネル拡散層によって決まるしきい電圧値の変動をさせ
ずに行う方法が述べられている。 （発明が解決しようとする課題］ 上記従来の縦型ＭＯＳトランジスタでは素子が微細化さ
れた場合のゲート酸化膜近傍のチャネル部での電界強度
緩和対策に関しては検討されてなかった。このため、低
オン抵抗化のため、平面寸法と同時に拡散層の縦方向の
微細化を進めた場合。 チャネル部での電界強度集中により、耐圧特性等を劣化
させるという問題が生じうる。 本発明の目的は、前記従来の縦型ＭＯＳトランジスタ構
造で素子の微細化を進めた場合に問題となるチャネル拡
散層での電界集中を緩和することにより、耐圧・耐破壊
・信頼度特性を向上した縦型ＭＯＳトランジスタ並びに
縦型の絶縁ゲート型バイポーラトランジスタの構造とそ
の製造方法を提供することにある。
【課題を解決するための手段】
上記目的を達成するために本発明においては。 二重拡散型の縦型ＭＯＳトランジスタ、または。 絶縁ゲート型バイポーラトランジスタのゲート直下の低
濃度ドレイン領域において、ウェル拡散層により挾まれ
る領域を、チャネル拡散層で挾まれる領域と同じか、ま
たは、それより狭くさせることにより、チャネル拡散層
近傍の低濃度ドレイン領域での空乏化を早めその領域で
の電界集中を緩和した。また、ウェル拡散層領域により
挾まれた低濃度トレイン領域はＪＦＥＴトランジスタと
して働かせ、ここで耐圧を稼ぐことが可能である。 ［作用］ 本発明によれば、縦型ＭＯＳトランジスタ構造で素子の
微細化を進めた場合に問題となるチャネル拡散層で電界
強度増加を緩和することにより。 縦型のＭＯＳトランジスタ並びにＭａゲート型バイポー
ラトランジスタの耐圧・耐破壊・信頼度特性を向上でき
るという利点がある。 また２本発明の半導体装置ではウェル拡散層をゲートと
自己整合的に形成できるため素子の微細化を容易に行え
るという利点がある。 また２本発明の半導体装置ではウェル拡散層を高エネル
ギのイオン打ち込みで形成するため、短い熱工程で深い
ウェル拡散層を形成できるという利点がある。 また、ウェル拡散層は高エネルギのイオン打ち込みを行
うことにより、しきい電圧はウェル拡散層の濃度とは独
立に、チャネル拡散層によって決定することが可能であ
るという利点がある。 ［実施例１ 以下９本発明の実施例を詳細に説明する。 第１図は本発明の第１の実施例の半導体装置の構造断面
図で、第２図（ａ）と第２図（ｂ）はその製造方法を示
す構造断面図である。 まず、高濃度Ｎ型基板１上にＮ型エピタキシャルＮ２を
成長させる。フィールド酸化膜（図示省略）の成長後、
ゲート酸化膜３を形成し、多結晶シリコン膜４を形成し
、ホトレジスト等のマスク５によりゲートのパターンニ
ングを行う。次に。 レジスト膜５をマスクにして、高イオンエネルギでボロ
ンを打ち込み、Ｐ型拡散層（ウェル拡散層）６を形成す
る。［第２図（ａ）］ その後、レジスト５を除去し、必要に応じＰ型拡散層（
ウェル拡散層）６を伸ばすための熱拡散を行う。次に、
絶縁Ｍ７を形成し９通常のサブミクロンＣＭＯＳプロセ
スと同様に、ＲＩＥによりゲート４の側壁にも絶縁層を
７を残す。次に、Ｐ型拡散層（ウェル拡散層）６よりも
浅くＰ型拡散層（チャネル拡散層）８とソース拡散層９
を形成する。［第２図（ｂ）］ その後、Ｉｆ！！縁層７をマスクにしてソース拡散層３
より深くドライエツチングを行い、最後に、ソースの金
属電極層１１を形成する。 以上の製造工程により２本発明の半導体装置ではゲート
４直下の低濃度ドレイン領域２において。 ウェル拡散層６により挾まれる領域の寸法ａを。 チャネル拡散層８で挾まれる領域の寸法すより狭くさせ
ることが可能である。従来は寸法ａ〉寸法すで設計され
ていた。これに対し２本発明では寸法８５寸法すとする
ことができ、低濃度ドレイン領域２のチャネル拡散Ｍ８
と隣接する領域は空乏化しやすくなり電界が集中しにく
くなる。さらに。 ウェル拡散層６で挾まれる領域はＪＦＥＴとして働かせ
ることによりチャネル部にがかるドレイン耐圧を緩和さ
せることが可能である。 このため、素子の微細化を進めた場合に問題となるチャ
ネル拡散層８の表面近傍での電界強度増加を緩和するこ
とにより、耐圧・耐破壊・信頼度特性を向上できるとい
う利点がある。また、ウェル拡散層６をゲート４と自己
整合的に形成できるため素子の微細化を容易に行えると
いう利点がある。また、ウェル拡散層６を高エネルギの
イオン打ち込みで形成するため、短い熱工程で深いウェ
ル拡散層６を形成できるという利点がある。また。 ウェル拡散層６表面から深い場所に形成することにより
、しきい電圧はウェル拡散層の濃度とは独立に、チャネ
ル拡散層８によって精度よく決定することが可能である
という利点もある。 第３図は本発明の第２の実施例の半導体装置の構造断面
図である。 第１図に示した第１の実施例では、ソース電極のコンタ
クトもソース拡散層、チャネル拡散層。 ウェル拡散層と自己整合的に整合するためにシリコンを
エツチングするプロセスで示したが９本実施例では前述
のようなシリコンエツチングを用いない通常の製造工程
で実現する場合の構造断面図を示しである。 ＭｏＳトランジスタのボディを形成しているチャネル拡
ｒＰ１ｍ８およびウェル拡散層６をソース電極１１と接
続するため、Ｐ型拡散層１０を設けている。 前述の製造方法の説明ではソース拡散層９とチャネル拡
散層８をゲートのサイドウオールをマスクにして形成す
る説明を行ったが、第２図（ａ）の状態で、そのままイ
オン打ち込みエネルギを落してチャネル拡散層８を形成
し、さらにソース拡散層９を形成してもよい。 以上二重拡散型の縦型ＭＯＳトランジスタの構造断面図
で説明し−たが高濃度Ｎ型基板１を高濃度Ｐ型基板に置
き換えた縦型の絶縁ゲート型バイポーラトランジスタで
も同様の効果がある。 また９本発明の説明では高濃度Ｎ型基板を１を用いた単
体のＭＯＳトランジスタで説明を行った。 しかし２本半導体装置はドレインをシリコン表面から取
り出し、ＣＭＯＳロジック部等を共存させる半導体集積
回路装置に組み込まれる場合にも応用可能である。 【発明の効果１ 本発明によれば、縦型ＭＯＳトランジスタ構造で素子の
微細化を進めた場合に問題となるチャネル拡ｆＫ’層で
電界強度増加を緩和することにより。 縦型のＭＯＳトランジスタ並びに絶縁ゲート型バイポー
ラトランジスタの耐圧・耐破壊・信頼度特性を向上でき
るという効果がある。　また９本発明の半導体装置では
ウェル拡散層をゲートと自己整合的に形成できるため素
子の微細化を容易に行えるという効果がある。 また９本発明の半導体装置ではウェル拡散層を高エネル
ギのイオン打ち込みで形成するため、短い熱工程で深い
ウェル拡散層を形成できるため素子の高耐圧化にか図れ
るという効果がある。 また、ウェル拡散層は高エネルギのイオン打ち込みを行
うことにより、しきい電圧はウェル拡散層の濃度とは独
立に、チャネル拡散層によって決定することが可能であ
るため、しきい電圧の制御が容易になるという効果があ
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例の半導体装置の構造断面
図、第２図（ａ）と第２図（ｂ）は第１の実施例の半導
体装置を実現するための本発明の製造工程を示す構造断
面図、第３図は本発明の第２の実施例の半導体装置の構
造断面図である。 符号の説明 １・・・高濃度Ｎ型基板（高濃度Ｐ型基板）２・・・Ｎ
型エピタキシャル領域 ３・・・絶ＩＩＭ ４・・・多結晶シリコン層 ５・・・レジスト ６・・・Ｐ型拡散Ｍ（ウェル拡散層） ７・・・絶縁層 ８・・・Ｐ型拡散層（チャネル拡散層）９・・・Ｎ型拡
散層 １０・・・Ｐ型拡散層 １１・・・金属電極層 ギ １ 図 菓３図 第２（ａ〕図 第２（ｂ）図

Claims (1)

  1. 【特許請求の範囲】 １、二重拡散型の縦型ＭＯＳトランジスタ、または、縦
    型の絶縁ゲート型バイポーラトランジスタのゲート直下
    の低濃度ドレイン領域において、ウェル拡散層により挾
    まれる領域を、チャネル拡散層で挾まれる領域と同じか
    、または、それより狭くさせたことを特徴とする半導体
    装置。 ２、前記ウェル拡散層の形成を、ゲートパターン形成工
    程後におこなうことを特徴とする請求項第１項記載の半
    導体装置の製造方法。 ３、前記ウェル拡散層は、ゲートまたはゲートのパター
    ンニングに用いたレジスト層をマスクとしてイオン打ち
    込み工程により形成し、チャネル拡散層と前記ソース拡
    散層は、ゲートの側壁に形成した絶縁層をマスクとして
    形成したことを特徴とする請求項第１項記載の半導体装
    置の製造方法。
JP1268910A 1989-10-18 1989-10-18 半導体装置とその製造方法 Pending JPH03132077A (ja)

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