JPH03793B2 - - Google Patents
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- JPH03793B2 JPH03793B2 JP27675586A JP27675586A JPH03793B2 JP H03793 B2 JPH03793 B2 JP H03793B2 JP 27675586 A JP27675586 A JP 27675586A JP 27675586 A JP27675586 A JP 27675586A JP H03793 B2 JPH03793 B2 JP H03793B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高速スイツチングの行える切り込み
型絶縁ゲート静電誘導トランジスタ及び高速、低
消費電力の切り込み型絶縁ゲート静電誘導トラン
ジスタ集積回路の製造方法に関する。
型絶縁ゲート静電誘導トランジスタ及び高速、低
消費電力の切り込み型絶縁ゲート静電誘導トラン
ジスタ集積回路の製造方法に関する。
（従来技術）
従来から高周波増幅や集積回路用に絶縁ゲート
型トランジスタが用いられているが、駆動能力が
小さいという欠点を有している。現在、このよう
な絶縁ゲート型トランジスタの欠点を克服し高速
化を計る手段として、短チヤネル化が積極的に進
められており、本発明者の一人から、絶縁ゲート
静電誘導トランジスタ（例えば、特願昭52−1756
号）や、切り込み型絶縁ゲート静電誘導トランジ
スタ（例えば、特願昭52−13707号）が提案され
ている。
型トランジスタが用いられているが、駆動能力が
小さいという欠点を有している。現在、このよう
な絶縁ゲート型トランジスタの欠点を克服し高速
化を計る手段として、短チヤネル化が積極的に進
められており、本発明者の一人から、絶縁ゲート
静電誘導トランジスタ（例えば、特願昭52−1756
号）や、切り込み型絶縁ゲート静電誘導トランジ
スタ（例えば、特願昭52−13707号）が提案され
ている。
絶縁ゲート静電誘導トランジスタはドレイン電
界の効果がソースにまで及ぶように設計され、半
導体・絶縁膜界面のみならず基板中をも電流が流
れるために、不飽和型電流電圧特性を有し、駆動
能力が大きいなどの特徴を持つ。特に、切り込み
型絶縁ゲート静電誘導トランジスタはチヤネルが
半導体基板の深さ方向に形成されるために、チヤ
ネル長やゲート長の制御性がよく、短チヤネル化
に適している。従つて、駆動能力が大きくでき、
また、寄生容量も減らせるために高速トランジス
タや高速、低消費電力の集積回路として勝れた性
能を発揮する。
界の効果がソースにまで及ぶように設計され、半
導体・絶縁膜界面のみならず基板中をも電流が流
れるために、不飽和型電流電圧特性を有し、駆動
能力が大きいなどの特徴を持つ。特に、切り込み
型絶縁ゲート静電誘導トランジスタはチヤネルが
半導体基板の深さ方向に形成されるために、チヤ
ネル長やゲート長の制御性がよく、短チヤネル化
に適している。従つて、駆動能力が大きくでき、
また、寄生容量も減らせるために高速トランジス
タや高速、低消費電力の集積回路として勝れた性
能を発揮する。
この切り込み型絶縁ゲート静電誘導トランジス
タの公知の製造工程の一例を第４図を参照して説
明する。
タの公知の製造工程の一例を第４図を参照して説
明する。
第４図ａドレインとして使用する半導体基板４
１上にチヤネルとなるエピタキシヤル層４２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
１上にチヤネルとなるエピタキシヤル層４２を成
長させ、熱拡散もしくはイオン注入によりチヤネ
ル不純物を導入した後、半導体基板主表面の一部
に異方性プラズマエツチング等によりＵ字型溝を
形成する。
第４図ｂ通常のフオトリソグラフイ技術と選択
酸化法を用いて、フイールド酸化膜４３を形成す
るとともに、半導体基板主表面の一部とＵ字型溝
側壁の一部に窓開けを行い、ゲート酸化膜４４を
形成する。
酸化法を用いて、フイールド酸化膜４３を形成す
るとともに、半導体基板主表面の一部とＵ字型溝
側壁の一部に窓開けを行い、ゲート酸化膜４４を
形成する。
第４図ｃゲート電極となる多結晶半導体４５を
堆積させ、通常のフオトリソグラフイ技術によつ
てＵ字型溝側壁のゲート酸化膜上に残るようにエ
ツチングした後、熱拡散やイオン注入によりソー
ス領域４６を形成する。
堆積させ、通常のフオトリソグラフイ技術によつ
てＵ字型溝側壁のゲート酸化膜上に残るようにエ
ツチングした後、熱拡散やイオン注入によりソー
ス領域４６を形成する。
第４図ｄパツシベーシヨン膜４７を堆積してコ
ンタクト孔を開け、ドレイン電極４１′、ゲート
電極４５′、およびソース電極４６′を形成する。
ンタクト孔を開け、ドレイン電極４１′、ゲート
電極４５′、およびソース電極４６′を形成する。
上記のドレイン領域４１、ソース領域４６の不
純物密度はそれぞれ1018〜1021cm-3程度である。
勿論、導電型はＰ型でもＮ型でもよく、上記説明
とは逆に４１をソース領域、４６をドレイン領域
としてもよい。チヤネル領域４２の不純物密度は
1012〜1016cm-3であり、その導電型は前記ドレイ
ン領域及びソース領域と同一でも反対でもよく、
多層構造であつてもよい。しかし、少なくともそ
の動作領域の一部において、ドレイン領域から拡
がつた空乏層がソース領域に到達しなければなら
ず、この要求を満たすようにその不純物密度が、
Ｕ字型溝の深さとともに決定される。また、ゲー
ト酸化膜４４の膜厚は100〜1000Å程度に設定さ
れ、ゲート電極には普通、多結晶シリコン等が用
いられ、1000Å〜1μｍ程度に設定される。この
図に示したような従来の切り込み型絶縁ゲート静
電誘導トランジスタは本来半導体基板に対して深
さ方向に形成されるために、成膜の制度でトラン
ジスタの寸法を制御でき、短チヤネルの高速トラ
ンジスタには非常に適している。
純物密度はそれぞれ1018〜1021cm-3程度である。
勿論、導電型はＰ型でもＮ型でもよく、上記説明
とは逆に４１をソース領域、４６をドレイン領域
としてもよい。チヤネル領域４２の不純物密度は
1012〜1016cm-3であり、その導電型は前記ドレイ
ン領域及びソース領域と同一でも反対でもよく、
多層構造であつてもよい。しかし、少なくともそ
の動作領域の一部において、ドレイン領域から拡
がつた空乏層がソース領域に到達しなければなら
ず、この要求を満たすようにその不純物密度が、
Ｕ字型溝の深さとともに決定される。また、ゲー
ト酸化膜４４の膜厚は100〜1000Å程度に設定さ
れ、ゲート電極には普通、多結晶シリコン等が用
いられ、1000Å〜1μｍ程度に設定される。この
図に示したような従来の切り込み型絶縁ゲート静
電誘導トランジスタは本来半導体基板に対して深
さ方向に形成されるために、成膜の制度でトラン
ジスタの寸法を制御でき、短チヤネルの高速トラ
ンジスタには非常に適している。
（この発明が解決しようとする問題点）
しかし、従来の切り込み型絶縁ゲート静電誘導
トランジスタの製造方法では、通常のフオトリソ
グラフイ技術を用いているために、マスク合せの
ための余裕を必要とし、ゲート電極４５をＵ字型
溝の側壁にのみ形成することが難しかつた。
トランジスタの製造方法では、通常のフオトリソ
グラフイ技術を用いているために、マスク合せの
ための余裕を必要とし、ゲート電極４５をＵ字型
溝の側壁にのみ形成することが難しかつた。
例えば、第５図に第４図の製造工程に対応する
従来の切り込み型絶縁ゲート静電誘導トランジス
タの平面構造例を示す。同図中の５１がＵ字型溝
側壁、５２が選択酸化による窓、５３が多結晶半
導体のゲート電極であり、５４及び５５がそれぞ
れドレイン・コンタクト孔及びゲート・コンタク
ト孔、５６及び５７がそれぞれドレイン電極及び
ゲート電極である。同図中のＢ−B′断面が第４
図ｄに示されている。同図中の１b及び１cが第４
図の工程ｂ及びｃのフオトリソグラフイに対する
マスク合せ余裕であり、通常0.1〜2μｍ程度に設
定される。
従来の切り込み型絶縁ゲート静電誘導トランジス
タの平面構造例を示す。同図中の５１がＵ字型溝
側壁、５２が選択酸化による窓、５３が多結晶半
導体のゲート電極であり、５４及び５５がそれぞ
れドレイン・コンタクト孔及びゲート・コンタク
ト孔、５６及び５７がそれぞれドレイン電極及び
ゲート電極である。同図中のＢ−B′断面が第４
図ｄに示されている。同図中の１b及び１cが第４
図の工程ｂ及びｃのフオトリソグラフイに対する
マスク合せ余裕であり、通常0.1〜2μｍ程度に設
定される。
マスク合せ余裕1cが異なるトランジスタのドレ
イン電流−ドレイン電圧特性の一例を第６図ａ〜
ｃに示す。この場合は、チヤネル長約0.5μｍ、チ
ヤネル不純物ドーズ量約1.5×1013cm-2、ゲート酸
化膜厚約250Åに設計されており、マスク合せ余
裕１cがａは0μｍ、ｂ、ｃはそれぞれ1μｍ、2μｍ
である。同図ａの場合は不飽和型電流電圧特性を
示し、駆動能力も大きく、切り込み型絶縁ゲート
静電誘導トランジスタの特性がよく現われている
が、歩止まりが悪いという欠点を生じる。一方、
同図ｂ，ｃの場合には、マスク合せ余裕に相当す
る部分が平面型トランジスタと同様の動作をする
ために、実効的なチヤネル長が長くなり駆動能力
を劣化させる。
イン電流−ドレイン電圧特性の一例を第６図ａ〜
ｃに示す。この場合は、チヤネル長約0.5μｍ、チ
ヤネル不純物ドーズ量約1.5×1013cm-2、ゲート酸
化膜厚約250Åに設計されており、マスク合せ余
裕１cがａは0μｍ、ｂ、ｃはそれぞれ1μｍ、2μｍ
である。同図ａの場合は不飽和型電流電圧特性を
示し、駆動能力も大きく、切り込み型絶縁ゲート
静電誘導トランジスタの特性がよく現われている
が、歩止まりが悪いという欠点を生じる。一方、
同図ｂ，ｃの場合には、マスク合せ余裕に相当す
る部分が平面型トランジスタと同様の動作をする
ために、実効的なチヤネル長が長くなり駆動能力
を劣化させる。
この発明の目的は、前記の切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の欠点を除
き、Ｕ字型溝の側壁にのみ自己整合的にゲート酸
化膜及びゲート電極を形成でき、再現性や信頼性
を高めた切り込み型絶縁ゲート静電誘導トランジ
スタの製造方法を得ようとするものである。
ト静電誘導トランジスタの製造方法の欠点を除
き、Ｕ字型溝の側壁にのみ自己整合的にゲート酸
化膜及びゲート電極を形成でき、再現性や信頼性
を高めた切り込み型絶縁ゲート静電誘導トランジ
スタの製造方法を得ようとするものである。
（問題を解決するための手段）
この発明の切り込み型絶縁ゲート静電誘導トラ
ンジスタおよびその集積回路の製造方法において
は、半導体基板の一主表面にＵ字型溝を形成する
ための異方性エツチング工程と、ゲート酸化膜を
形成する工程と、前記Ｕ字型溝の側壁にのみ自己
整合的にゲート電極を残す工程と、前記ゲート電
極をマスク材として自己整合的にドレイン領域及
びソース領域を形成する工程を有することを特徴
とする。
ンジスタおよびその集積回路の製造方法において
は、半導体基板の一主表面にＵ字型溝を形成する
ための異方性エツチング工程と、ゲート酸化膜を
形成する工程と、前記Ｕ字型溝の側壁にのみ自己
整合的にゲート電極を残す工程と、前記ゲート電
極をマスク材として自己整合的にドレイン領域及
びソース領域を形成する工程を有することを特徴
とする。
その結果、マスク合せ工程等のバラツキに影響
されることなく、ゲート酸化膜及びゲート電極、
さらにはソース領域及びドレイン領域を形成する
ことが出来る。
されることなく、ゲート酸化膜及びゲート電極、
さらにはソース領域及びドレイン領域を形成する
ことが出来る。
（実施例）
以下この発明を実施例によつて詳細に説明す
る。
る。
第１図は、この発明の切り込み型絶縁ゲート静
電誘導の製造工程の一例を示す。
電誘導の製造工程の一例を示す。
第１図ａ半導体基板１１上にチヤネルとなるエ
ピタキシヤル層１２を成長させ、熱拡散もしくは
イオン注入によりチヤネル不純物を導入した後、
半導体基板主表面の一部に異方性プラズマエツチ
ング等によりＵ字型溝を形成する。
ピタキシヤル層１２を成長させ、熱拡散もしくは
イオン注入によりチヤネル不純物を導入した後、
半導体基板主表面の一部に異方性プラズマエツチ
ング等によりＵ字型溝を形成する。
同図ｂ選択酸化法を用いて、フイールド酸化膜
１３を形成するとともに、半導体基板主表面の素
子領域に窓開けを行い、ゲート酸化膜１４を形成
する。
１３を形成するとともに、半導体基板主表面の素
子領域に窓開けを行い、ゲート酸化膜１４を形成
する。
同図ｃゲート電極となる多結晶半導体１５を堆
積させ、異方性プラズマエツチング等によつてＵ
字型溝側壁にのみ自己整合的にゲート電極を形成
した後、このゲート電極１５をマスクとして熱拡
散やイオン注入によりドレイン領域１６及びソー
ス領域１７を形成する。
積させ、異方性プラズマエツチング等によつてＵ
字型溝側壁にのみ自己整合的にゲート電極を形成
した後、このゲート電極１５をマスクとして熱拡
散やイオン注入によりドレイン領域１６及びソー
ス領域１７を形成する。
同図ｄパツシベーシヨン膜１８を堆積してコン
タクト孔を開け、ドレイン電極１６′及びソース
電極１７′を形成する。
タクト孔を開け、ドレイン電極１６′及びソース
電極１７′を形成する。
このとき、ドレイン領域１６、ソース領域１７
の不純物密度はそれぞれ1018〜1021cm-3程度であ
る。勿論、導電型はＰ型でもＮ型でもよく、１６
をソース領域、１７をドレイン領域としてもよ
い。チヤネル領域１２の不純物密度は1012〜1016
cm-3程度であり、その導電型は前記のドレイン領
域１６及びソース領域１７と同一でも反対でも差
し支えなく、多層構造になつてもよい。しかし、
少なくともその作動領域の一部において、ドレイ
ン領域から拡がつた空乏層がソース領域に到達す
るようにその不純物密度がＵ字型溝の深さととも
に決定される。また、ゲート酸化膜１４の膜厚は
100〜1000Å程度に、ゲート電極の膜厚は1000Å
〜1μｍ程度に設定される。例えば、ゲート電極
として多結晶シリコンを用いることは非常に有効
であり、0.03Torr〜0.2Torr程度の圧力のPCl3プ
ラズマエツチングによつて異方性エツチングを行
うことが出来る。
の不純物密度はそれぞれ1018〜1021cm-3程度であ
る。勿論、導電型はＰ型でもＮ型でもよく、１６
をソース領域、１７をドレイン領域としてもよ
い。チヤネル領域１２の不純物密度は1012〜1016
cm-3程度であり、その導電型は前記のドレイン領
域１６及びソース領域１７と同一でも反対でも差
し支えなく、多層構造になつてもよい。しかし、
少なくともその作動領域の一部において、ドレイ
ン領域から拡がつた空乏層がソース領域に到達す
るようにその不純物密度がＵ字型溝の深さととも
に決定される。また、ゲート酸化膜１４の膜厚は
100〜1000Å程度に、ゲート電極の膜厚は1000Å
〜1μｍ程度に設定される。例えば、ゲート電極
として多結晶シリコンを用いることは非常に有効
であり、0.03Torr〜0.2Torr程度の圧力のPCl3プ
ラズマエツチングによつて異方性エツチングを行
うことが出来る。
この製造工程によれば、素子の特性に最も影響
を与えるゲート酸化膜及びゲート電極をＵ字型溝
側壁にのみ自己整合的に形成できるため、再現
性、信頼性よく、第６図ａのような素子特性を持
つた切り込み絶縁ゲート静電誘導トランジスタを
得ることができる。
を与えるゲート酸化膜及びゲート電極をＵ字型溝
側壁にのみ自己整合的に形成できるため、再現
性、信頼性よく、第６図ａのような素子特性を持
つた切り込み絶縁ゲート静電誘導トランジスタを
得ることができる。
第１図の製造工程に対応する切り込み型絶縁ゲ
ート静電誘導トランジスタの平面構造の一例を第
２図に示す。同図中、２１はＵ字型溝側壁、２２
は素子領域となる選択酸化による窓、２３は多結
晶半導体のゲート電極、２４，２５及び２６はそ
れぞれドレイン・コンタクト孔、ソース・コンタ
クト孔、及びゲート・コンタクト孔であり、２
４′，２５′及び２６′がそれぞれドレイン電極、
ソース電極及びゲート電極である。同図中のＡ−
A′断面が第１図ｄに示されている。素子領域が
全てＵ字型溝の側壁に対して自己整合的に形成さ
れているために再現性よく切り込み型絶縁ゲート
静電誘導トランジスタを製造出来る。
ート静電誘導トランジスタの平面構造の一例を第
２図に示す。同図中、２１はＵ字型溝側壁、２２
は素子領域となる選択酸化による窓、２３は多結
晶半導体のゲート電極、２４，２５及び２６はそ
れぞれドレイン・コンタクト孔、ソース・コンタ
クト孔、及びゲート・コンタクト孔であり、２
４′，２５′及び２６′がそれぞれドレイン電極、
ソース電極及びゲート電極である。同図中のＡ−
A′断面が第１図ｄに示されている。素子領域が
全てＵ字型溝の側壁に対して自己整合的に形成さ
れているために再現性よく切り込み型絶縁ゲート
静電誘導トランジスタを製造出来る。
この切り込み型絶縁ゲート静電誘導トランジス
タを相補型絶縁ゲート集積回路に応用した場合の
１ゲートの断面構造の一例を第３図に示す。同図
中の３０は半導体基板であり、その主表面の一部
にＵ字型の溝が設けられている。また３１はN+
ドレイン領域、３２はP+ドレイン領域、３３は
N+ソース領域、３４はP+ソース領域で、それぞ
れ1018〜1021cm-3程度の不純物密度を有する。３
５はＰチヤネル領域、３６はＮチヤネル領域でそ
れぞれ1012〜1016cm-3程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレ
イン領域から拡がつた空乏層が前記ソース領域に
到達するようにその不純物密度が前記Ｕ字型溝の
深さとともに決定される。３７は酸化膜等のゲー
ト絶縁膜で、100〜1000Å程度の膜厚を有し、３
７′はゲート電極、３８はフイールド酸化膜であ
る。また、３９はＰチヤネルとＮチヤネルを分離
するためのＮ型埋込層である。ゲート電極３７′
が論理入力、ドレイン電極３１′，３２′が論理出
力であり、電源電圧はソース電極３３′と３４′と
の間に加えられる。
タを相補型絶縁ゲート集積回路に応用した場合の
１ゲートの断面構造の一例を第３図に示す。同図
中の３０は半導体基板であり、その主表面の一部
にＵ字型の溝が設けられている。また３１はN+
ドレイン領域、３２はP+ドレイン領域、３３は
N+ソース領域、３４はP+ソース領域で、それぞ
れ1018〜1021cm-3程度の不純物密度を有する。３
５はＰチヤネル領域、３６はＮチヤネル領域でそ
れぞれ1012〜1016cm-3程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレ
イン領域から拡がつた空乏層が前記ソース領域に
到達するようにその不純物密度が前記Ｕ字型溝の
深さとともに決定される。３７は酸化膜等のゲー
ト絶縁膜で、100〜1000Å程度の膜厚を有し、３
７′はゲート電極、３８はフイールド酸化膜であ
る。また、３９はＰチヤネルとＮチヤネルを分離
するためのＮ型埋込層である。ゲート電極３７′
が論理入力、ドレイン電極３１′，３２′が論理出
力であり、電源電圧はソース電極３３′と３４′と
の間に加えられる。
このような集積回路においても、基板側の構造
を除いては第１図に示した製造工程とほぼ同様に
製造でき、再現性、信頼性よく高速かつ低消費電
力の相補型絶縁ゲート集積回路を提供することが
できる。例えば、第３図に示した相補型絶縁ゲー
ト集積回路のリング発振器で90psecの伝播遅延時
間が6.8ｍＷの消費電力のときに得られている。
を除いては第１図に示した製造工程とほぼ同様に
製造でき、再現性、信頼性よく高速かつ低消費電
力の相補型絶縁ゲート集積回路を提供することが
できる。例えば、第３図に示した相補型絶縁ゲー
ト集積回路のリング発振器で90psecの伝播遅延時
間が6.8ｍＷの消費電力のときに得られている。
（発明の効果）
上記のように、この発明によれば、従来の切り
込み型絶縁ゲート静電誘導トランジスタの製造工
程の欠点を改良し、Ｕ字型溝の側壁にのみ自己整
合的にゲート酸化膜及びゲート電極を形成するこ
とができ、したがつて、高速スイツチングの行え
る切り込み型絶縁ゲート静電誘導トランジスタや
高速・低消費電力の切り込み型絶縁ゲート静電誘
導トランジスタ集積回路を再現性、信頼性よく製
造することができ、その工業的価値は極めて大き
いものである。
込み型絶縁ゲート静電誘導トランジスタの製造工
程の欠点を改良し、Ｕ字型溝の側壁にのみ自己整
合的にゲート酸化膜及びゲート電極を形成するこ
とができ、したがつて、高速スイツチングの行え
る切り込み型絶縁ゲート静電誘導トランジスタや
高速・低消費電力の切り込み型絶縁ゲート静電誘
導トランジスタ集積回路を再現性、信頼性よく製
造することができ、その工業的価値は極めて大き
いものである。
第１図はこの発明の切り込み型絶縁ゲート静電
誘導トランジスタの製造方法の１実施例を示す製
造工程の説明図、第２図はこの発明の切り込み型
絶縁ゲート静電誘導トランジスタの平面構造を示
す平面図、第３図はこの発明の切り込み型絶縁ゲ
ート静電誘導トランジスタ集積回路の一実施例を
示す断面図、第４図は従来の切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の１例を示す
製造工程の説明図、第５図はその切り込み型絶縁
ゲート静電誘導トランジスタの平面構造を示す平
面図、第６図は従来の切り込み型絶縁ゲート静電
誘導トランジスタのドレイン電流−ドレイン電圧
特性の一例を示す特性図である。 １１，３０，４１：半導体基板、１２，３５，
３６，４２：チヤネル領域、１３，３８，４３：
フイールド酸化膜、１４，３７，４４：ゲート絶
縁膜、１５，２３，４５，５３：ゲート電極、１
６，３１，３２，４１：ドレイン領域、１６′，
２４′，４１′，５６：ドレイン電極、１７，３
３，３４，４６：ソース領域、１７′，２５′，４
６′：ソース電極、１８，４７：パツシベーシヨ
ン膜、２１，５１：Ｕ字型溝側壁、２２，５２：
素子領域窓、３９：分離層。
誘導トランジスタの製造方法の１実施例を示す製
造工程の説明図、第２図はこの発明の切り込み型
絶縁ゲート静電誘導トランジスタの平面構造を示
す平面図、第３図はこの発明の切り込み型絶縁ゲ
ート静電誘導トランジスタ集積回路の一実施例を
示す断面図、第４図は従来の切り込み型絶縁ゲー
ト静電誘導トランジスタの製造方法の１例を示す
製造工程の説明図、第５図はその切り込み型絶縁
ゲート静電誘導トランジスタの平面構造を示す平
面図、第６図は従来の切り込み型絶縁ゲート静電
誘導トランジスタのドレイン電流−ドレイン電圧
特性の一例を示す特性図である。 １１，３０，４１：半導体基板、１２，３５，
３６，４２：チヤネル領域、１３，３８，４３：
フイールド酸化膜、１４，３７，４４：ゲート絶
縁膜、１５，２３，４５，５３：ゲート電極、１
６，３１，３２，４１：ドレイン領域、１６′，
２４′，４１′，５６：ドレイン電極、１７，３
３，３４，４６：ソース領域、１７′，２５′，４
６′：ソース電極、１８，４７：パツシベーシヨ
ン膜、２１，５１：Ｕ字型溝側壁、２２，５２：
素子領域窓、３９：分離層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主表面にＵ字型溝を形成する
ための異方性エツチング工程と、ゲート酸化膜を
形成する工程と、前記Ｕ字型溝の側壁にのみ自己
整合的にゲート電極を残す工程と、前記ゲート電
極をマスク材として自己整合的にドレイン領域及
びソース領域を形成する工程を有することを特徴
とする切り込み型絶縁ゲート静電誘導トランジス
タの製造方法。 ２ 前記ゲート電極材として多結晶シリコンを用
い、該多結晶シリコンをPCl3異方性プラズマエ
ツチングによつて前記Ｕ字型溝の側壁に自己整合
的に形成する工程を含んだことを特徴とする特許
請求の範囲第１項記載の切り込み型絶縁ゲート静
電誘導トランジスタの製造方法。 ３ 半導体基板上に多数の切り込み型絶縁ゲート
静電誘導トランジスタを前記の方法により集積形
成することを特徴とする特許請求の範囲第１項或
いは第２項記載の切り込み型絶縁ゲート静電誘導
トランジスタの集積回路の製造方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675586A JPS63131584A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
| EP95114168A EP0690513B1 (en) | 1986-11-19 | 1987-11-10 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752273T DE3752273T2 (de) | 1986-11-19 | 1987-11-10 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP93101675A EP0547030B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752255T DE3752255T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktiontransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| DE3752215T DE3752215T2 (de) | 1986-11-19 | 1987-11-18 | Verfahren zur Herstellung der Statischen Induktionstransistoren mit isoliertem Gatter in einer eingeschnitteten Stufe |
| EP92101661A EP0481965B1 (en) | 1986-11-19 | 1987-11-18 | Method of manufacturing step-cut insulated gate static induction transistors |
| EP87310185A EP0268472B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE87310185T DE3789003T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung. |
| US07/752,934 US5115287A (en) | 1986-11-19 | 1991-08-30 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675586A JPS63131584A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131584A JPS63131584A (ja) | 1988-06-03 |
| JPH03793B2 true JPH03793B2 (ja) | 1991-01-08 |
Family
ID=17573890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27675586A Granted JPS63131584A (ja) | 1986-11-19 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131584A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821715B2 (ja) * | 1989-02-28 | 1996-03-04 | 株式会社小電力高速通信研究所 | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH02226772A (ja) * | 1989-02-28 | 1990-09-10 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH0758792B2 (ja) * | 1990-08-07 | 1995-06-21 | 株式会社半導体エネルギー研究所 | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
-
1986
- 1986-11-21 JP JP27675586A patent/JPS63131584A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63131584A (ja) | 1988-06-03 |
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Legal Events
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