JPH051084Y2 - - Google Patents
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- Publication number
- JPH051084Y2 JPH051084Y2 JP1983013793U JP1379383U JPH051084Y2 JP H051084 Y2 JPH051084 Y2 JP H051084Y2 JP 1983013793 U JP1983013793 U JP 1983013793U JP 1379383 U JP1379383 U JP 1379383U JP H051084 Y2 JPH051084 Y2 JP H051084Y2
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- Japan
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- region
- substrate
- impurity concentration
- drain
- drift region
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- Expired - Lifetime
Links
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- 239000012535 impurity Substances 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
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- 238000005530 etching Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
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- 229920005591 polysilicon Polymers 0.000 description 1
Description
【考案の詳細な説明】
〈技術分野〉
本考案は半導体装置に関し、特に高出力高周波
を得るための電界効果トランジスタ（FET）の
基板構造に関するものである。
を得るための電界効果トランジスタ（FET）の
基板構造に関するものである。
〈従来技術〉
従来から高出力高周波化を図つたFETとして
第１図に示すようなオフセツトゲート構造で且つ
Ｖ溝ソース接地構造をもつFETが提案されてい
る。即ち、高不純物濃度の（100）面方位をもつ
p+シリコン基板１上にｐ型エピタキシヤル層２
を形成し、該ｐ型エピタキシヤル層２の表面に低
不純物濃度のn-ドリフト領域３をn+ドレイン領
域４に連続して形成し、該n-ドリフト領域３と
n+ソース領域５との間のｐ型基板領域をゲート
領域とするFETである。ここでn+ソース領域５
については、ソース抵抗とソースインダクタンス
の低減を図るために（100）面方位を利用して選
択エツチングし、エピタキシヤル２面から高不純
物濃度基板１に達するＶ溝６を形成し、該Ｖ溝６
の表面にAl等の金属膜を被着してソース電極７
を形成し、基板１裏面の電極と共にアースに接続
される。ドレイン電極８はドリフト領域内のn+
領域４に接続して形成され、ゲート電極９はn-
ドリフト領域３とn+ソース領域５との間に位置
する基板上に、薄いゲート酸化膜１０を介して形
成されている。
第１図に示すようなオフセツトゲート構造で且つ
Ｖ溝ソース接地構造をもつFETが提案されてい
る。即ち、高不純物濃度の（100）面方位をもつ
p+シリコン基板１上にｐ型エピタキシヤル層２
を形成し、該ｐ型エピタキシヤル層２の表面に低
不純物濃度のn-ドリフト領域３をn+ドレイン領
域４に連続して形成し、該n-ドリフト領域３と
n+ソース領域５との間のｐ型基板領域をゲート
領域とするFETである。ここでn+ソース領域５
については、ソース抵抗とソースインダクタンス
の低減を図るために（100）面方位を利用して選
択エツチングし、エピタキシヤル２面から高不純
物濃度基板１に達するＶ溝６を形成し、該Ｖ溝６
の表面にAl等の金属膜を被着してソース電極７
を形成し、基板１裏面の電極と共にアースに接続
される。ドレイン電極８はドリフト領域内のn+
領域４に接続して形成され、ゲート電極９はn-
ドリフト領域３とn+ソース領域５との間に位置
する基板上に、薄いゲート酸化膜１０を介して形
成されている。
上記構造のFETにおいては、ソース、ドレイ
ン領域が比較的膜厚の薄いエピタキシヤル層に形
成されているため、エピタキシヤル層２の濃度が
低いとソースとドレイン間でパンチスルーが生
じ、濃度が高いとドレインで電圧破壊が生じ、い
ずれにしても充分高い耐圧を得ることは難しいと
いう問題があつた。
ン領域が比較的膜厚の薄いエピタキシヤル層に形
成されているため、エピタキシヤル層２の濃度が
低いとソースとドレイン間でパンチスルーが生
じ、濃度が高いとドレインで電圧破壊が生じ、い
ずれにしても充分高い耐圧を得ることは難しいと
いう問題があつた。
〈考案の目的〉
本考案は上記従来のFETがもつ欠点を除去し、
ドレイン容量を小さくして高周波特性を改善する
と共にドレイン耐圧をも上げて高出力特性の改善
をはかることができるFETを提供するものであ
る。
ドレイン容量を小さくして高周波特性を改善する
と共にドレイン耐圧をも上げて高出力特性の改善
をはかることができるFETを提供するものであ
る。
〈実施例〉
ｎチヤンネルMOSFETについて詳細に説明す
る。
る。
第２図において、（100）面方位をもつ高不純物
濃度p+基板１上にｐ型エピタキシヤル層２を形
成する。該ｐ型エピタキシヤル層２のドレイン領
域となる部分を除いて他のシリコンを直接エツチ
ングするか、或いは選択酸化（LOCOS）法を利
用してドレイン領域部分の酸化を抑え、他の酸化
された領域をエツチングして、ドレイン領域部分
の基板表面を他の基板表面よりも高くする。即ち
ドレイン領域を形成する基板部分を他の領域に比
べて高不純物濃度基板１から長い間隔が得られる
ようにエピタキシヤル層２の表面に予め凸部１１
を形成する。次に該凸部１１を含めゲートとなる
部分を除いてイオン注入等によつて低濃度ドリフ
ト領域のためのn-領域３を形成する。該n-領域
３上のドレイン領域を形成すべき上記凸部１１を
被う酸化膜１２をエツチングによつて窓開けし、
露出したn-領域３上にポリシリコン或いは選択
エピタキシヤルによつてn+領域１３を形成し、
更にAl等の金属膜を被着してドレイン電極８を
形成する。ソース領域５は、上記凸部１１を形成
するべくエピタキシヤル層２がエツチングされた
後、まずエピタキシヤル層２の所定領域にｎ型不
純物が高濃度に形成され、次に該ソース領域のた
めのn+領域ほぼ中部が異方性エツチング液で除
去され、基板表面からp+基板に達する深さのＶ
溝６が形成される。該Ｖ溝６の表面にAl等の導
電体７が被着されソース電極になる。該ソース電
極７はp+基板１の裏面電極と共にアースに接続
される。上記溝６を備えたソース領域は、
MOSFETを作成する工程の適当なところで行う
ことができる。ゲート電極９はドリフト領域３と
ソース領域５との間に位置する基板上に形成され
る。
濃度p+基板１上にｐ型エピタキシヤル層２を形
成する。該ｐ型エピタキシヤル層２のドレイン領
域となる部分を除いて他のシリコンを直接エツチ
ングするか、或いは選択酸化（LOCOS）法を利
用してドレイン領域部分の酸化を抑え、他の酸化
された領域をエツチングして、ドレイン領域部分
の基板表面を他の基板表面よりも高くする。即ち
ドレイン領域を形成する基板部分を他の領域に比
べて高不純物濃度基板１から長い間隔が得られる
ようにエピタキシヤル層２の表面に予め凸部１１
を形成する。次に該凸部１１を含めゲートとなる
部分を除いてイオン注入等によつて低濃度ドリフ
ト領域のためのn-領域３を形成する。該n-領域
３上のドレイン領域を形成すべき上記凸部１１を
被う酸化膜１２をエツチングによつて窓開けし、
露出したn-領域３上にポリシリコン或いは選択
エピタキシヤルによつてn+領域１３を形成し、
更にAl等の金属膜を被着してドレイン電極８を
形成する。ソース領域５は、上記凸部１１を形成
するべくエピタキシヤル層２がエツチングされた
後、まずエピタキシヤル層２の所定領域にｎ型不
純物が高濃度に形成され、次に該ソース領域のた
めのn+領域ほぼ中部が異方性エツチング液で除
去され、基板表面からp+基板に達する深さのＶ
溝６が形成される。該Ｖ溝６の表面にAl等の導
電体７が被着されソース電極になる。該ソース電
極７はp+基板１の裏面電極と共にアースに接続
される。上記溝６を備えたソース領域は、
MOSFETを作成する工程の適当なところで行う
ことができる。ゲート電極９はドリフト領域３と
ソース領域５との間に位置する基板上に形成され
る。
上記構造のFETはドレイン領域が従来の構造
に比べて不純物濃度の高いp+基板から離れた位
置に形成され、これはFETの耐圧、周波数特性
の改善に大きく寄与する。
に比べて不純物濃度の高いp+基板から離れた位
置に形成され、これはFETの耐圧、周波数特性
の改善に大きく寄与する。
〈実施例 ２〉
本実施例はp+基板１とドレイン領域との間隔
をとるために別途n-層を堆積して構成する。
をとるために別途n-層を堆積して構成する。
第３図において、前記実施例と同様にp+onp型
構造をもつ（100）半導体基板のエピタキシヤル
２表面に、ゲート領域を除いて不純物濃度の低い
n-ドリフト領域３を形成する。該n-ドリフト領
域３を被う酸化膜１２の一部（ドレイン領域とな
る部分）を窓開けし、該窓を介して低不純物濃度
のn-エピタキシヤル層１４を選択的に堆積し、
p+基板１面からの距離を遠くする。堆積された
n-層１４表面を高濃度にしてn+ドレイン領域１
５を形成し、ドレイン電極８を形成する。Ｖ溝６
構造をもつソース領域５及びゲート部９について
は前記実施例と同様に形成される。該構造の
FETはn-ドリフト領域上に同じ導電型で同じ濃
度或いは異なる濃度の連続するn-層を追加して
形成し、このn-層によつてp+基板１からの距離
を大きくすることによつて特性を改善する。
構造をもつ（100）半導体基板のエピタキシヤル
２表面に、ゲート領域を除いて不純物濃度の低い
n-ドリフト領域３を形成する。該n-ドリフト領
域３を被う酸化膜１２の一部（ドレイン領域とな
る部分）を窓開けし、該窓を介して低不純物濃度
のn-エピタキシヤル層１４を選択的に堆積し、
p+基板１面からの距離を遠くする。堆積された
n-層１４表面を高濃度にしてn+ドレイン領域１
５を形成し、ドレイン電極８を形成する。Ｖ溝６
構造をもつソース領域５及びゲート部９について
は前記実施例と同様に形成される。該構造の
FETはn-ドリフト領域上に同じ導電型で同じ濃
度或いは異なる濃度の連続するn-層を追加して
形成し、このn-層によつてp+基板１からの距離
を大きくすることによつて特性を改善する。
〈効果〉
以上本考案のFET構造においては、ドリフト
領域の一部表面に他部分より高く形成し、この高
く形成したドリフト領域の一部表面上にドレイン
領域を形成するように成しているため、ドレイン
領域部分を高濃度基板からより大きく離すことが
でき、その結果ドレイン耐圧が高くなつてパンチ
スルーも生じにくく一層の高出力化が可能とな
り、またドレイン容量の低減により高周波特性も
より一層改善された高出力高周波トランジスタを
得ることが出来る。
領域の一部表面に他部分より高く形成し、この高
く形成したドリフト領域の一部表面上にドレイン
領域を形成するように成しているため、ドレイン
領域部分を高濃度基板からより大きく離すことが
でき、その結果ドレイン耐圧が高くなつてパンチ
スルーも生じにくく一層の高出力化が可能とな
り、またドレイン容量の低減により高周波特性も
より一層改善された高出力高周波トランジスタを
得ることが出来る。
第１図は従来装置の断面図、第２図は本考案に
よる一実施例の断面図、第３図は本考案による他
の実施例の断面図である。 １……p+基板、２……ｐ型エピタキシヤル層、
３……n-ドリフト領域、６……Ｖ溝、７……ソ
ース電極、８……ドレイン電極、９……ゲート電
極、１１……凸部、１３，１５……n+ドレイン
領域、１４……n-層。
よる一実施例の断面図、第３図は本考案による他
の実施例の断面図である。 １……p+基板、２……ｐ型エピタキシヤル層、
３……n-ドリフト領域、６……Ｖ溝、７……ソ
ース電極、８……ドレイン電極、９……ゲート電
極、１１……凸部、１３，１５……n+ドレイン
領域、１４……n-層。
Claims (1)
- 【実用新案登録請求の範囲】 高不純物濃度基板に同一導電型のエピタキシヤ
ル層を形成した（100）シリコン基板と、該シリ
コン基板に形成されたドレイン領域とゲート領域
間に位置する逆導電型の低不純物濃度のドリフト
領域と、ソース領域の基板表面から高不純物濃度
基板に達する深さＶ溝面に形成され、且つ高不純
物濃度基板と共に接地されるソース電極とを備え
てなる電界効果トランジスタにおいて、 上記ドリフト領域の一部表面を他部分より高く
形成し、 該高く形成したドリフト領域の一部表面上にド
レイン領域を形成し、 上記ドリフト領域の他部分の表面と高不純物濃
度基板面との間隔に比べて上記ドレイン領域と高
不純物濃度基板面との間隔を大きく形成してなる
ことを特徴とする高出力高周波トラスジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1379383U JPS59119046U (ja) | 1983-01-31 | 1983-01-31 | 高出力高周波トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1379383U JPS59119046U (ja) | 1983-01-31 | 1983-01-31 | 高出力高周波トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119046U JPS59119046U (ja) | 1984-08-11 |
| JPH051084Y2 true JPH051084Y2 (ja) | 1993-01-12 |
Family
ID=30145170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1379383U Granted JPS59119046U (ja) | 1983-01-31 | 1983-01-31 | 高出力高周波トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119046U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100979A (ja) * | 1973-01-31 | 1974-09-24 | ||
| JPS508484A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-01-31 JP JP1379383U patent/JPS59119046U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100979A (ja) * | 1973-01-31 | 1974-09-24 | ||
| JPS508484A (ja) * | 1973-05-21 | 1975-01-28 | ||
| JPS53108382A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119046U (ja) | 1984-08-11 |
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