JP2672184B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しく
はダブルゲート構造のMOSトランジスタの製造方法に関
するものである。
（ロ）従来の技術および発明が解決しようとする課題 MOSトランジスタは、低パワーで、高い集積度を実現
できるため、集積回路（IC）における構成要素として広
く利用されている。
しかし、（ｉ）短いチャネル効果や、（ii）反対極性
のMOSFET同志の絶縁（isolation）という点で問題があ
る。
そして、上記（ｉ）の問題を解決するためには、かな
り浅い接合や高いチャネル濃度が要求される訳である
が、破壊限界（breakdown limitations）のために実現
するのは大変むつかしい。
一方、上記（ii）の反対極性のデバイス間の絶縁は、
従来技術では、ラッチアップ（latch−up）によって限
定される。結果として、デバイス間の分離（separatio
n）はデバイスのスケールを限定することになる。
（ハ）課題を解決するための手段及び作用 薄膜トランジスタ（SOI）は短チャネル動作に良いと
いうことが示されている。また、MOSトランジスタの特
性をさらに改善するために二重ゲート結合（Double Gat
ed Connection）が提案されている。
この発明は、（ｉ）半導体基板上に、全面に第１の酸
化層を介して第１のポリシリコン層を積層し、（ii）素
子分離領域となる領域に、その領域における上記第１の
ポリシリコン層および第１の酸化層を除去してトレンチ
を形成し、かつ残存された第１のポリシリコン層および
第１の酸化層をそれぞれ下部ゲート電極および遮蔽膜と
し、（iii）そのトレンチを含む半導体基板上に、全面
に、エピタキシャル成長によって単結晶シリコン層を形
成し、（iv）素子分離領域となる領域の単結晶シリコン
層を除去し、続いて、その除去部分を含む半導体基板上
に、全面に、第２の酸化層を積層した後、第２の酸化層
を素子分離領域にのみ残存させてこれを素子分離膜と
し、（ｖ）しかる後、上部ゲート電極上に、残存された
単結晶シリコン膜を介して、ゲート酸化膜、上部ゲート
電極を形成し、続いて上記残存された単結晶シリコン膜
にソース・ドレイン領域を形成することを特徴とする半
導体装置の製造方法である。
すなわち、この発明では、二重ゲートMOS薄膜トラン
ジスタ（Ｄouble−Ｇated MOS Ｔhin Ｆilm Ｔransisto
rs:DGTFT）構造と新しい絶縁方法やエピタキシャル工程
が提案され、それによって従来の上記限定を削除するCM
OS工程を実現できる。
そしてこの横方向成長の選択エピタキシャル成長を利
用したダブルゲート構造に依り、 （ｉ）トランジスタを下部ゲート電極の遮蔽効果（shie
lding effect）によって基板から絶縁でき、 （ii）トランジスタ間の絶縁をトレンチによっておこな
うことができ、 （iii）トランジスタ特性をダブルゲート結合によって
向上できる。
（ニ）実施例 以下図に示す実施例もとづいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
以下製造方法について説明する。
第１図において、ダブルゲートCMOSデバイスを形成す
るには、まず、第１図（ａ）に示すように、シリコン基
板１上に、基板と下部ゲート電極を絶縁するために意図
されたSiO2膜（第１酸化膜）２を形成し、さらにその上
に下部ゲート電極となるポリシリコン層３を積層し、そ
の表面を熱的に酸化する。
次に、素子分離領域（Ｒ）におけるポリシリコン層３
および下地のSiO2膜２をフォトエッチング技術によって
パターン化し、領域Ｒのシリコン基板１を露出する［第
１図（ｂ）参照］。
この際、シリコン基板１上の領域（Ｒ）以外の領域に
は、SiO2の遮蔽膜2aと下部ゲート電極3aが形成されると
ともに、領域（Ｒ）にはトレンチ４が形成される。
続いて、全面に、エピタキシャル技術を用いて単結晶
シリコン層５を成長させる［第１図（ｃ）参照］。この
層５はCMOSデバイスの本体（body）を構成するものであ
る。
次に、エピタキシャルシリコン層５をデバイス間の素
子分離領域（Ｒ）でエッチングし、CVD酸化膜を用いた
リフロー技術によってSiO2のCVD酸化膜６を素子分離膜
として領域（Ｒ）に残す［第１図（ｄ）参照］。それに
よってデバイス分離がなされる。
この際、素子分離膜６はトレンチ４を埋設した形にな
っている。
その結果、トランジスタ同志はそのトレンチ４に満た
されたCVD酸化膜６によって矢印Ａ方向で示す横方向に
分離されることになる。
また、デバイスの下部はポリシリコンの下部ゲート電
極3aによって分離されることになる。
続いて、第１図（ｄ）に示すように、残存されたエピ
・シリコン膜5a上に、SiO2のゲート酸化膜７を形成す
る。
次に、第２図に示すように、コタンクト窓８が下部ゲ
ートポリシリコン電極3aおよび以後に形成される上部ゲ
ートポリシリコン電極間にスタックコンタクト（stack
contacts）として開口される。
第１図（ｅ）において、全面に、上部ゲート電極とな
るポリシリコン層を積層した後パターン化し、SiO2膜７
を介して残存された単結晶シリコン膜5a上にのみ上部ゲ
ート電極14,9が残存される。
すなわち、フォトレジストマスクを用いた周知のイオ
ン注入法によって、NMOSトランジスタ10,PMOSトランジ
スタ11のそれぞれのソース／ドレイン12,13が選択的に
ドープされて形成され、かつ上部ゲート電極14,9が形成
される［第１図（ｅ）参照］。
次に、第１図（ｆ）に示すように、全面に、絶縁層15
が積層され、コタンクトホール16が開口され、そして、
全面に、金属層17が積層された後パターン化されてデバ
イス間の相互連結（devices interconnection）を構成
する。
このようにして、第２図に示すような二重ゲートCMOS
インバータ（Double−Gated CMOS Inverter）が作成さ
れる。
このように本実施例では、横方向成長選択エピを利用
したダブルゲート構造に依りMOSTrの特性向上を図る。
本構造によりTr特性の改善が出来るだけでなく、基板か
らボトムゲートでシールドすることに依りノイズ耐性向
上を図ることが出来る。
（ホ）発明の効果 以上のようにこの発明に依れば、従来のCMOS技術で
は、トランジスタはシリコン基板内に形成されており、
PN接合（ウエル）および酸化膜（LOCOS膜）によって絶
縁分離されていたので、ラッチアップ（latch−up）や
浅い接合形態（Shallow junction formation）あるいは
破壊によって限定されていたけれども、本発明の新規な
製造方法では、ダブルゲートCMOSデバイスを実現できる
ので、以下の効果を奏す。
（ｉ）ダブルゲートCMOS薄膜トランジスタはシングルゲ
ートデバイスよりも次の点ですぐれている。すなわち、 駆動電流（drive current）を向上できる。
高いパンチスルー電圧抵抗を有する。
短チャネル効果が良好になる。
（ii）また、本発明における下部ゲート電極はそれぞれ
の能動デバイスをシールドするために、そのデバイス直
下に配設されており、この構造によって基板ノイズに、
よく耐えることができる。
（iii）しかも、トランジスタは最小サイズのトレンチ
内に素子分離膜（例えば、CVD酸化膜）を有し、そのた
めにラッチアップを低下でき、かつパッキング密度（pa
cking density）を増加できる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は上記実施例における構成説明図であ
る。 １……シリコン基板、 ２……SiO2の第１の酸化膜、2a……遮蔽膜、 ３……ポリシリコン層、 3a……下部ゲート電極、４……トレンチ、 ５……エピタキシャルシリコン層（単結晶シリコン
層）、 5a……残存した単結晶シリコン膜、 ６……素子分離膜、７……SiO2のゲート酸化膜、 9,14……上部ゲート電極、 12,13……ソース・ドレイン、 15……絶縁層、16……コンタクトホール、 17……金属層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/08 ３２１Ｂ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】（ｉ）半導体基板上に、全面に第１の酸化
    層を介して第１のポリシリコン層を積層し、 （ii）素子分離領域となる領域に、その領域における上
    記第１のポリシリコン層および第１の酸化層を除去して
    トレンチを形成し、かつ残存された第１のポリシリコン
    層および第１の酸化層をそれぞれ下部ゲート電極および
    遮蔽膜とし、 （iii）そのトレンチを含む半導体基板上に、全面に、
    エピタキシャル成長によって単結晶シリコン層を形成
    し、 （iv）素子分離領域となる領域の単結晶シリコン層を除
    去し、続いて、その除去部分を含む半導体基板上に、全
    面に、第２の酸化層を積層した後、第２の酸化層を素子
    分離領域にのみ残存させてこれを素子分離膜とし、 （ｖ）しかる後、上部ゲート電極上に、残存された単結
    晶シリコン膜を介して、ゲート酸化膜、上部ゲート電極
    を形成し、続いて上記残存された単結晶シリコン膜にソ
    ース・ドレイン領域を形成することを特徴とする半導体
    装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0836194B1 (en) * 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5273915A (en) * 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
FR2912548A1 (fr) * 2007-06-05 2008-08-15 Commissariat Energie Atomique Realisation de contacts compacts pour des transistors a double grilles auto-alignees.
WO2011158780A1 (ja) * 2010-06-15 2011-12-22 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
US4692994A (en) * 1986-04-29 1987-09-15 Hitachi, Ltd. Process for manufacturing semiconductor devices containing microbridges
FR2618011B1 (fr) * 1987-07-10 1992-09-18 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire
US4820654A (en) * 1987-12-09 1989-04-11 Ncr Corporation Isolation of regions in a CMOS structure using selective epitaxial growth
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
NL8800847A (nl) * 1988-04-05 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur.
JPH02102569A (ja) * 1988-10-12 1990-04-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
EP0401356A1 (en) * 1988-12-09 1990-12-12 Hughes Aircraft Company Ultrathin submicron mosfet with intrinsic channel
US4923826A (en) * 1989-08-02 1990-05-08 Harris Corporation Method for forming dielectrically isolated transistor
US5049521A (en) * 1989-11-30 1991-09-17 Silicon General, Inc. Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate

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