JPH03232276A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03232276A JPH03232276A JP2029315A JP2931590A JPH03232276A JP H03232276 A JPH03232276 A JP H03232276A JP 2029315 A JP2029315 A JP 2029315A JP 2931590 A JP2931590 A JP 2931590A JP H03232276 A JPH03232276 A JP H03232276A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
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- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置及びその製造方法に関し、特にＵ
字形トレンチを有する半導体層表面に形成されたいわゆ
るＵ−ＭＯＳＦＥＴ等のように縦方向チャネルを有する
電界効果トランジスタのチャネル抵抗低減に関するもの
である。
字形トレンチを有する半導体層表面に形成されたいわゆ
るＵ−ＭＯＳＦＥＴ等のように縦方向チャネルを有する
電界効果トランジスタのチャネル抵抗低減に関するもの
である。
第３図は、例えば文献「アイ イー イーイー トラン
ザクションズ エレクトリカル デバイス（（ＢＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｅｌｅｃｔｒｉｃａｌ Ｄ
ｅｖｉｃｅ）。
ザクションズ エレクトリカル デバイス（（ＢＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｅｌｅｃｔｒｉｃａｌ Ｄ
ｅｖｉｃｅ）。
ＥＤ−３４（１１）、 ｐ、２３２９．１９８７ 」に
示された従来のＮチャネルＵ−ＭＯＳＦＥＴを示す断面
図である。
示された従来のＮチャネルＵ−ＭＯＳＦＥＴを示す断面
図である。
図において、１はＮ°半導体基板でその上にＮエピタキ
シャル層２が形成されている。これらのＮ゛半導体基板
ｌ及びＮ−エピタキシャル層２はドレイン領域として働
＜、Ｎ−エピタキシャル層２上にはＰウェル領域３が形
成されている。このＰウニルミｌ域３はＮ−エピタキシ
ャル層２の表面にエピタキシャル成長させることによっ
て得られる。Ｐウェル領域３を貫通する形でＵ字形の溝
が形成され、この溝内にはゲート！！！縁膜８を介して
、例えば高濃度にドープされたポリシリコン９からなる
ゲート電極１１が埋め込まれている。
シャル層２が形成されている。これらのＮ゛半導体基板
ｌ及びＮ−エピタキシャル層２はドレイン領域として働
＜、Ｎ−エピタキシャル層２上にはＰウェル領域３が形
成されている。このＰウニルミｌ域３はＮ−エピタキシ
ャル層２の表面にエピタキシャル成長させることによっ
て得られる。Ｐウェル領域３を貫通する形でＵ字形の溝
が形成され、この溝内にはゲート！！！縁膜８を介して
、例えば高濃度にドープされたポリシリコン９からなる
ゲート電極１１が埋め込まれている。
また上記Ｐウェル領域３の表面にはＮ゛ソース領域６が
形成されている。このＮ゛ソース領域６とＮ−エピタキ
シャル１ｉ（ドレイン領域）２との間にあり、かつ絶縁
膜８に沿ったＰウェル領域３の部分２１がチャネル領域
として規定される。Ｎ゛ソース領域６及びＰウェル領域
３に電気的に接続するように表面−面に金属のソース電
極１２が形成され、又、Ｎ゛半導体基板（ドレイン領域
）１と電気的に接続するように裏面−面に金属のドレイ
ン電極１３が形成されている。
形成されている。このＮ゛ソース領域６とＮ−エピタキ
シャル１ｉ（ドレイン領域）２との間にあり、かつ絶縁
膜８に沿ったＰウェル領域３の部分２１がチャネル領域
として規定される。Ｎ゛ソース領域６及びＰウェル領域
３に電気的に接続するように表面−面に金属のソース電
極１２が形成され、又、Ｎ゛半導体基板（ドレイン領域
）１と電気的に接続するように裏面−面に金属のドレイ
ン電極１３が形成されている。
次に動作について説明する。
ドレイン端子りが高電位、ソース端子Ｓが低電位（又は
アース電位）となるように主電圧を印加する。この状態
でゲート端子Ｇに正のバイアスを印加すると、チャネル
領域２１に反転層が形成され、Ｎ°ソース領域６からチ
ャネル層２１を通ってＮ−エピタキシャル層（ドレイン
領域）２に電子電流が流れ、トランジスタはオン状態と
なる。
アース電位）となるように主電圧を印加する。この状態
でゲート端子Ｇに正のバイアスを印加すると、チャネル
領域２１に反転層が形成され、Ｎ°ソース領域６からチ
ャネル層２１を通ってＮ−エピタキシャル層（ドレイン
領域）２に電子電流が流れ、トランジスタはオン状態と
なる。
ゲート端子Ｇのバイアスをアースと短絡させるか、又は
負にバイアスすることによりチャネル領域２１の反転層
は消滅し、トランジスタはオフ状態となる。
負にバイアスすることによりチャネル領域２１の反転層
は消滅し、トランジスタはオフ状態となる。
このようにチャネルが縦方向に形成されるＵ−ＭＯＳ
Ｆ ＥＴではチャネルが横方向に形成されるＤ−ＭＯＳ
ＦＥＴ、つまりチャネル領域を２重拡散（Ｄｏｕｂｌｅ
ｄｉｆｆｕｓｉｏｎ）により形成した一般的なＭＯＳ
Ｆ ＥＴと比べて次のような利点がある。
Ｆ ＥＴではチャネルが横方向に形成されるＤ−ＭＯＳ
ＦＥＴ、つまりチャネル領域を２重拡散（Ｄｏｕｂｌｅ
ｄｉｆｆｕｓｉｏｎ）により形成した一般的なＭＯＳ
Ｆ ＥＴと比べて次のような利点がある。
まず、第１にＵ−ＭＯＳＦＥＴでは１つのゲート電極５
とその両側のＮ°ソース領域６を含む１ユニントセルの
表面積がＤ−ＭＯＳＦＥＴのそれよりも小さくでき、セ
ルの高集積度化が可能となる。
とその両側のＮ°ソース領域６を含む１ユニントセルの
表面積がＤ−ＭＯＳＦＥＴのそれよりも小さくでき、セ
ルの高集積度化が可能となる。
また、第２にＤ−ＭＯＳＦＥＴで問題となるウェル相互
間で生じるＪ−ＦＥＴ効果がＵ−ＭＯＳＦＥＴではその
構造上、存在しないことにより極めて低いオン抵抗の半
導体装置が得られる。
間で生じるＪ−ＦＥＴ効果がＵ−ＭＯＳＦＥＴではその
構造上、存在しないことにより極めて低いオン抵抗の半
導体装置が得られる。
［発明が解決しようとする課題］
従来のＵ−ＭＯＳ Ｆ ＥＴは以上のように構成されて
おり、セルの高密度化が可能なことからオン抵抗を低減
化させることができる利点があるが、高密度化を図るた
めにはより幅の狭い溝を形成する必要があり、従って微
細幅７高アスペクト比のトレンチ技術と埋め込み技術が
要求され、製作上の大きな制約になるなどの問題点があ
った。
おり、セルの高密度化が可能なことからオン抵抗を低減
化させることができる利点があるが、高密度化を図るた
めにはより幅の狭い溝を形成する必要があり、従って微
細幅７高アスペクト比のトレンチ技術と埋め込み技術が
要求され、製作上の大きな制約になるなどの問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、従来のトレンチ技術を用いたプロセスにより
、−層オン抵抗の低いＵ −Ｍ Ｏ５ＦＥＴを搭載した
半導体装置及びその製造方法を得ることを目的とする。
たもので、従来のトレンチ技術を用いたプロセスにより
、−層オン抵抗の低いＵ −Ｍ Ｏ５ＦＥＴを搭載した
半導体装置及びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、ドレイン領域となるＮ型
半導体層上に絶縁膜を介してゲート電極を横方向に複数
配設し、該ゲート電橋相互間にゲート絶縁膜を介してＰ
型ウェル領域を設け、該ウェル領域表面部にＮ゛型ソー
ス領域を形成し、上記半導体層表面側に該ソース領域と
接続されるようソース電極層を、上記基板裏面側にドレ
イン電８ｉＮを形成しているＵ−ＭＯＳＦＥＴにおいて
、縦方向チャネルが形成される上記Ｐ型ウェル領域の幅
を０．５μｍ以下に設定し、オン時には該ウェル領域全
域が反転領域となるようにしたものである。
半導体層上に絶縁膜を介してゲート電極を横方向に複数
配設し、該ゲート電橋相互間にゲート絶縁膜を介してＰ
型ウェル領域を設け、該ウェル領域表面部にＮ゛型ソー
ス領域を形成し、上記半導体層表面側に該ソース領域と
接続されるようソース電極層を、上記基板裏面側にドレ
イン電８ｉＮを形成しているＵ−ＭＯＳＦＥＴにおいて
、縦方向チャネルが形成される上記Ｐ型ウェル領域の幅
を０．５μｍ以下に設定し、オン時には該ウェル領域全
域が反転領域となるようにしたものである。
また、この発明に係る半導体装置の製造方法は、Ｎ型半
導体層上にＰ型エピタキシャル層を形成した後、該エピ
タキシャル層を選択的に除去して上記Ｎ型半導体層に達
する複数の溝を形成する溝形成工程に加えて、隣接する
上記溝間のＰ型エピタキシャル領域の幅が０．５μｍ程
度となるまで該溝表面を酸化して酸化膜を形成する工程
と、該酸化膜を除去する工程とを設けたものである。
導体層上にＰ型エピタキシャル層を形成した後、該エピ
タキシャル層を選択的に除去して上記Ｎ型半導体層に達
する複数の溝を形成する溝形成工程に加えて、隣接する
上記溝間のＰ型エピタキシャル領域の幅が０．５μｍ程
度となるまで該溝表面を酸化して酸化膜を形成する工程
と、該酸化膜を除去する工程とを設けたものである。
この発明に係る半導体装置においては、ゲート電極に挟
まれ、チャネルが形成されるウェル領域の幅を、０．５
μｍ以内に設定したから、オン時には該ウェル領域全域
が反転領域となり、オン抵抗を一層低減することができ
る。
まれ、チャネルが形成されるウェル領域の幅を、０．５
μｍ以内に設定したから、オン時には該ウェル領域全域
が反転領域となり、オン抵抗を一層低減することができ
る。
またこの発明に係る半導体装置の製造方法においては、
従来のｔＪ−ＭＯＳＦＥＴの製造プロセスに、ウェル幅
縮小のための酸化膜の形成工程と、該酸化膜の除去工程
とを加えたでけであるため、従来のプロセスフローを大
幅に変更することなく、よりオン抵抗の低い半導体装置
を製造することができる。
従来のｔＪ−ＭＯＳＦＥＴの製造プロセスに、ウェル幅
縮小のための酸化膜の形成工程と、該酸化膜の除去工程
とを加えたでけであるため、従来のプロセスフローを大
幅に変更することなく、よりオン抵抗の低い半導体装置
を製造することができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＮチャネルＭＯＳＦ
ＥＴを示す断面図である０図において、第３図に示す従
来のＮチャネルＭＯ３−ＦＥＴとの相違点はＰウェル領
域３ａの幅（図中２ｄで示す）が０．５μｍ程度に狭く
制御されていることである。
ＥＴを示す断面図である０図において、第３図に示す従
来のＮチャネルＭＯ３−ＦＥＴとの相違点はＰウェル領
域３ａの幅（図中２ｄで示す）が０．５μｍ程度に狭く
制御されていることである。
通常、酸化膜ゲート構造に電圧を印加した場合、その電
界効果は酸化膜直下のＳｉ層までしか及ばないが、酸化
膜ゲート同士が対向して設置されており、かつその間に
挟まれたＳｉ層の幅が十分小さい時、上記Ｓｉ層内の電
位は一方の酸化膜ゲートの電位に加えて他方の酸化膜ゲ
ートの電位の影響も受けることになるため、上記Ｓｉ層
全体が反転するようになる。従って、上記Ｐウェルの幅
２ｄを０．５μｍ程度以下にすると、Ｐウェル領域全体
が反転しやすくなる。Ｐウェル領域全体が反転した時の
電流は、例えば「アイ イー イープロシーディング（
ＩＥＥ ＰＲＯＣＥＥＤＩＮＧ）、 Ｖｏｌ、１３４゜
Ｐｔ、 Ｉ、 Ｎｏ、６．ディッセンバ−（ＤＥＣＥ
ＭＢＥＲ） １９８７ Ｊ開式中、 μ７は電子の移動度 Ｎ、″はＮ−ドレイン層の濃度 Ｎｏ”はＮｏ ドレイン層の濃度 ｑは単位電荷量 ｄはＰウェル領域の幅の１／２の寸法 ２はＰウェル領域の奥行き Ｗ−はＮ−ドレイン層の厚さ ＷｏはＮｏ ドレイン層の厚さ ■。はドレインを極の電位 である。
界効果は酸化膜直下のＳｉ層までしか及ばないが、酸化
膜ゲート同士が対向して設置されており、かつその間に
挟まれたＳｉ層の幅が十分小さい時、上記Ｓｉ層内の電
位は一方の酸化膜ゲートの電位に加えて他方の酸化膜ゲ
ートの電位の影響も受けることになるため、上記Ｓｉ層
全体が反転するようになる。従って、上記Ｐウェルの幅
２ｄを０．５μｍ程度以下にすると、Ｐウェル領域全体
が反転しやすくなる。Ｐウェル領域全体が反転した時の
電流は、例えば「アイ イー イープロシーディング（
ＩＥＥ ＰＲＯＣＥＥＤＩＮＧ）、 Ｖｏｌ、１３４゜
Ｐｔ、 Ｉ、 Ｎｏ、６．ディッセンバ−（ＤＥＣＥ
ＭＢＥＲ） １９８７ Ｊ開式中、 μ７は電子の移動度 Ｎ、″はＮ−ドレイン層の濃度 Ｎｏ”はＮｏ ドレイン層の濃度 ｑは単位電荷量 ｄはＰウェル領域の幅の１／２の寸法 ２はＰウェル領域の奥行き Ｗ−はＮ−ドレイン層の厚さ ＷｏはＮｏ ドレイン層の厚さ ■。はドレインを極の電位 である。
開式より明らかなようにＩＩ、はＰウェルの幅２ｄの半
分ｄと比例関係になっていることにより、Ｐウェル全体
が反転する範囲で最もｄを大きくしたとき、ＩＩ、も最
大となり、従ってチャネル抵抗が最も低下するため低オ
ン抵抗化されたＮチャネルＭＯＳＦＥＴが得られる。
分ｄと比例関係になっていることにより、Ｐウェル全体
が反転する範囲で最もｄを大きくしたとき、ＩＩ、も最
大となり、従ってチャネル抵抗が最も低下するため低オ
ン抵抗化されたＮチャネルＭＯＳＦＥＴが得られる。
次に第１図に示すＮチャネルＭＯＳＦＥＴの製造手順を
第２図を参照しつつ説明する。
第２図を参照しつつ説明する。
まず第２図（ａ）に示すように、Ｎｏ半導体基板ｌ上に
Ｎ−エピタキシャル層２をエピタキシャル成長する。こ
れらのＮ°半導体基板ｌ及びＮ−エピタキシャル層２は
ドレイン領域として働く。エピタキシャル層２の表面に
さらにＰエピタキシャル層３をエピタキシャル成長させ
る９ 次に第２図［有］）に示すように、Ｐエピタキシャル層
３の表面に酸化膜４を形成し、さらに所定の形状にパタ
ーニングされたレジスト５を形成する。
Ｎ−エピタキシャル層２をエピタキシャル成長する。こ
れらのＮ°半導体基板ｌ及びＮ−エピタキシャル層２は
ドレイン領域として働く。エピタキシャル層２の表面に
さらにＰエピタキシャル層３をエピタキシャル成長させ
る９ 次に第２図［有］）に示すように、Ｐエピタキシャル層
３の表面に酸化膜４を形成し、さらに所定の形状にパタ
ーニングされたレジスト５を形成する。
そして矢印に示すようにレジスト５をマスクとしてＮ型
不純物をＰエピタキシャル層３に選択的にイオン注入し
、さらに熱処理を施してＮ°ソース領域６を形成する。
不純物をＰエピタキシャル層３に選択的にイオン注入し
、さらに熱処理を施してＮ°ソース領域６を形成する。
次に第２図（Ｃ）に示すように、酸化膜４をパターニン
グし、パターニングされた酸化膜４をマスクとして異方
性エツチングを行い、Ｎｏソース領域６及びＰエピタキ
シャル領域３を貫通してＮ−エピタキシャル層２に達す
るＵ字形の溝２０を掘り込む。結果として残ったＰエピ
タキシャル層の部分がＰウェル領域３ａとなる。
グし、パターニングされた酸化膜４をマスクとして異方
性エツチングを行い、Ｎｏソース領域６及びＰエピタキ
シャル領域３を貫通してＮ−エピタキシャル層２に達す
るＵ字形の溝２０を掘り込む。結果として残ったＰエピ
タキシャル層の部分がＰウェル領域３ａとなる。
次に第２図（ｄ）に示すように、表面及び溝２０の内面
にわたって厚い酸化膜７を形成し、Ｐウエル領域３ａの
幅が０．５μｍ程度になるように制御する。
にわたって厚い酸化膜７を形成し、Ｐウエル領域３ａの
幅が０．５μｍ程度になるように制御する。
次に第２図（ｅ）に示すように、−旦上記酸化膜７を除
去し、改めて酸化膜８を形成する。この酸化膜８は上記
溝２０の側面にあってはゲート絶縁膜の役割を果たす。
去し、改めて酸化膜８を形成する。この酸化膜８は上記
溝２０の側面にあってはゲート絶縁膜の役割を果たす。
次に第２図げ）に示すように、ＣＶＤ法などにより、例
えば不純物をドープしたポリシリコン層９を堆積し、上
記溝２０を埋め込む。
えば不純物をドープしたポリシリコン層９を堆積し、上
記溝２０を埋め込む。
そして第２図（ｇ）に示すように、エッチバック法など
の平坦化技術により表面を平坦化し、溝内のみポリシリ
コン層９を残す、この残されたポリシリコン層９がゲー
ト電極１１となる。また熱酸化を行い、表面部分を酸化
膜１０で覆う。しかる後、Ｐウェル領域３ａとＰエピタ
キシャル層３ｂ上の酸化膜ＩＯを除去し、メタライズ処
理を施して表面にソース１ｉｉｉ１２．裏面にドレイン
電極１３を形成する。なお、上記溝２０を形成した後も
Ｐウェル領域３ａとＰエピタキシャル層３ｂは一体的に
構成されているため、Ｐエピタキシャル層３ｂの表面に
形成されたソース電極部分を介してＰウェル領域３ａは
ソースを極１２と接続している。
の平坦化技術により表面を平坦化し、溝内のみポリシリ
コン層９を残す、この残されたポリシリコン層９がゲー
ト電極１１となる。また熱酸化を行い、表面部分を酸化
膜１０で覆う。しかる後、Ｐウェル領域３ａとＰエピタ
キシャル層３ｂ上の酸化膜ＩＯを除去し、メタライズ処
理を施して表面にソース１ｉｉｉ１２．裏面にドレイン
電極１３を形成する。なお、上記溝２０を形成した後も
Ｐウェル領域３ａとＰエピタキシャル層３ｂは一体的に
構成されているため、Ｐエピタキシャル層３ｂの表面に
形成されたソース電極部分を介してＰウェル領域３ａは
ソースを極１２と接続している。
以上の工程を経ることにより、第１図に示す構造のＮチ
ャネルＵ−ＭＯＳＦＥＴを得る。
ャネルＵ−ＭＯＳＦＥＴを得る。
このように本実施例装置では、Ｕ−ＭＯＳ Ｆ ＥＴの
、ゲート電橋９で挟まれたＰウェル領域３ａの幅を０．
５μｍ以下に設定したので、オン動作時には該Ｐウェル
領域全域が反転することとなり、これにより一層オン抵
抗を低減することができる。
、ゲート電橋９で挟まれたＰウェル領域３ａの幅を０．
５μｍ以下に設定したので、オン動作時には該Ｐウェル
領域全域が反転することとなり、これにより一層オン抵
抗を低減することができる。
また本実施例の製造方法では、従来のプロセスに酸化膜
の形成及びその除去の工程を加えただけであるため、従
来のプロセス・フローを大幅に変更することなく半導体
装置を製造することができる。
の形成及びその除去の工程を加えただけであるため、従
来のプロセス・フローを大幅に変更することなく半導体
装置を製造することができる。
以上のように、この発明に係る半導体装置によれば、ゲ
ート電極に挟まれ、チャネルが形成されるウェル領域の
幅を、０．５μｍ以内に設定し、オン時には該ウェル領
域全域が反転領域となるようにしたので、オン抵抗を一
層低減することができる。
ート電極に挟まれ、チャネルが形成されるウェル領域の
幅を、０．５μｍ以内に設定し、オン時には該ウェル領
域全域が反転領域となるようにしたので、オン抵抗を一
層低減することができる。
また、この発明に係る半導体装置の製造方法によれば、
従来のＵ−ＭＯＳＦＥＴの形成プロセスに加えて、Ｐウ
ェル領域の幅を狭めるための酸化膜の形成工程と、該酸
化膜の除去工程とを付加しただけであるため、よりオン
抵抗の低い半導体装置を、従来のプロセスフローを大幅
に変更することなく形成することができる効果がある。
従来のＵ−ＭＯＳＦＥＴの形成プロセスに加えて、Ｐウ
ェル領域の幅を狭めるための酸化膜の形成工程と、該酸
化膜の除去工程とを付加しただけであるため、よりオン
抵抗の低い半導体装置を、従来のプロセスフローを大幅
に変更することなく形成することができる効果がある。
第１図はこの発明の一実施例による半導体装置の構造を
説明するための断面側面図、第２図（ａ）〜第２図（ｇ
）は第１図のＵ−ＭＯＳＦＥＴの製造手順を示す断面側
面図、第３図は従来のＵ−・ＭＯＳＦＥＴの構造を示す
断面側面図である。 図において、１はＮ″″半導体基板、２はＮ−エピタキ
シャル層、３．３ｂはＰエピタキシャル層、３ａはＰウ
ェル領域、４，７，８．１０は酸化膜、５はレジスト、
６はＮ゛ソース領域９は不純物のドープされたポリシリ
コン層、１１はゲート電橋、１２はソース電極、１３は
ドレイン電極、２０はトレンチ溝、２１はチャネル反転
領域である。 なお図中同一符号は同−又は相当部分を示す。
説明するための断面側面図、第２図（ａ）〜第２図（ｇ
）は第１図のＵ−ＭＯＳＦＥＴの製造手順を示す断面側
面図、第３図は従来のＵ−・ＭＯＳＦＥＴの構造を示す
断面側面図である。 図において、１はＮ″″半導体基板、２はＮ−エピタキ
シャル層、３．３ｂはＰエピタキシャル層、３ａはＰウ
ェル領域、４，７，８．１０は酸化膜、５はレジスト、
６はＮ゛ソース領域９は不純物のドープされたポリシリ
コン層、１１はゲート電橋、１２はソース電極、１３は
ドレイン電極、２０はトレンチ溝、２１はチャネル反転
領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）第１導電型の半導体層上に絶縁膜を介してゲート
電極を横方向に複数配設し、上記ゲート電極相互間にゲ
ート絶縁膜を介して第２導電型のウェル領域を設け、該
ウェル領域表面部に第１導電型の半導体領域を形成し、
上記半導体層表面側に該第１導電型の半導体領域と接続
されるよう第１の電極層を、裏面側に第２の電極層を形
成している素子構造を有する半導体装置において、 縦方向チャネルが形成される上記ウェル領域の幅を０．
５μｍ以下に設定し、 オン時には該ウェル領域全域が反転領域となるようにし
たことを特徴とする半導体装置。 - （２）請求項１記載の半導体装置を製造する方法におい
て、 上記第１導電型の半導体層上に第２導電型の半導体層を
形成した後、該第２導電型の半導体層を選択的に除去し
て上記第１導電型半導体層に達する複数の溝を形成する
工程と、 隣接する上記溝間の第２導電型半導体領域の幅が０．５
μｍ程度となるまで該溝表面を酸化して酸化膜を形成す
る工程と、 該酸化膜を除去した後、上記溝表面を再度酸化してゲー
ト酸化膜を形成し、該溝内にゲート電極を埋め込む工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029315A JP2859351B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
| US07/640,922 US5303049A (en) | 1990-01-18 | 1991-01-14 | Electronic still camera with enhanced tonal rendition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029315A JP2859351B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
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