JPH03222191A - メモリセル - Google Patents
メモリセルInfo
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- JPH03222191A JPH03222191A JP2017495A JP1749590A JPH03222191A JP H03222191 A JPH03222191 A JP H03222191A JP 2017495 A JP2017495 A JP 2017495A JP 1749590 A JP1749590 A JP 1749590A JP H03222191 A JPH03222191 A JP H03222191A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のメモリセル、特にＢｉｃＭＯ
３（バイポーラＣＭＯ３）素子のメモリセルに関するも
のである。
３（バイポーラＣＭＯ３）素子のメモリセルに関するも
のである。
第４図は従来のＣＭＯＳメモリセルを示す。図において
、１はワード線、２．３はビット線対、５．６はアクセ
スゲート、７，８および９，１０はメモリセルフリップ
フロップを槽底するＣＭＯＳインバータである。
、１はワード線、２．３はビット線対、５．６はアクセ
スゲート、７，８および９，１０はメモリセルフリップ
フロップを槽底するＣＭＯＳインバータである。
次に動作について説明する。
アクセスゲート５，６はワード線１により選択されたと
きに、メモリセルの内部ノードＤ、Ｃとビット線対２．
３を導通する。
きに、メモリセルの内部ノードＤ、Ｃとビット線対２．
３を導通する。
書き込み時には、ビット線対２．３を所望の値にすると
、メモリセルの内部ノードＤ、Ｃがビット線対２，３と
同じ電位になることにより情報が書き込まれる。
、メモリセルの内部ノードＤ、Ｃがビット線対２，３と
同じ電位になることにより情報が書き込まれる。
読み出し時には、ビット線対２．３を１Ｈ”しベルにプ
リチャージした後に、被選択メモリセルに接続されたワ
ード線ｌを“Ｈ”にすると、“Ｌ”情報をもつメモリセ
ルノードＤまたはＣに接続されたアクセスゲートを通じ
てビット線の電荷が放電される。この結果、ビット線対
２．３にはメモリセルの情報が出力される。
リチャージした後に、被選択メモリセルに接続されたワ
ード線ｌを“Ｈ”にすると、“Ｌ”情報をもつメモリセ
ルノードＤまたはＣに接続されたアクセスゲートを通じ
てビット線の電荷が放電される。この結果、ビット線対
２．３にはメモリセルの情報が出力される。
従来のメモリセルは以上のように構成されているので、
読み出し時のビット線の状態によって、メモリセルの情
報が変化してしまうので、多くの読み出しボートを持つ
メモリセルにおいては、プリチャージ回路を多数設置す
ることが必要で、また読み出し速度が遅いという問題点
があった。
読み出し時のビット線の状態によって、メモリセルの情
報が変化してしまうので、多くの読み出しボートを持つ
メモリセルにおいては、プリチャージ回路を多数設置す
ることが必要で、また読み出し速度が遅いという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、読み出し用データ線の状態によりメモリセル
の情報が変化しないとともに、読み出し用データ線の駆
動力が大きく、読み出し動作速度の速いメモリセルを得
ることを目的とする。
たもので、読み出し用データ線の状態によりメモリセル
の情報が変化しないとともに、読み出し用データ線の駆
動力が大きく、読み出し動作速度の速いメモリセルを得
ることを目的とする。
〔課題を解決するための手段〕
この発明に係るメモリセルは、読み出し専用ポートにバ
イポーラ素子による駆動回路を具備したものである。
イポーラ素子による駆動回路を具備したものである。
また、この発明に係るメモリセルは、メモリセルフリッ
プフロップの一方の記憶ノードにベースを、コレクタを
電源に、エミッタを読み出し用データ線に接続されたア
クセスゲートの一方に接続されたＮＰＮバイポーラトラ
ンジスタと、コレクタが読み出し用データ線に接続され
、ベースが上記読み出し用データ線に接続されたアクセ
スゲートと、上記メモリセルフリップフロップのもう一
方の記憶ノードにより制御されたＭＯＳ）ランジスタを
介して接続され、かつ、抵抗を介して接地電位に接続さ
れ、工逅ツタが接地電位に接続されたＮＰＮバイポーラ
トランジスタとを備えたものである。
プフロップの一方の記憶ノードにベースを、コレクタを
電源に、エミッタを読み出し用データ線に接続されたア
クセスゲートの一方に接続されたＮＰＮバイポーラトラ
ンジスタと、コレクタが読み出し用データ線に接続され
、ベースが上記読み出し用データ線に接続されたアクセ
スゲートと、上記メモリセルフリップフロップのもう一
方の記憶ノードにより制御されたＭＯＳ）ランジスタを
介して接続され、かつ、抵抗を介して接地電位に接続さ
れ、工逅ツタが接地電位に接続されたＮＰＮバイポーラ
トランジスタとを備えたものである。
この発明におけるメモリセルは、バイポーラ素子が読み
出し用データ線を駆動するので、データ線の駆動能力が
増大し、かつ、データ線とメモリセルの内部ノードが双
方向の導通をしなくなるので、高速化を実現でき、また
、読み出し用データ線によりメモリセルの情報が変化す
ることを防止できる。
出し用データ線を駆動するので、データ線の駆動能力が
増大し、かつ、データ線とメモリセルの内部ノードが双
方向の導通をしなくなるので、高速化を実現でき、また
、読み出し用データ線によりメモリセルの情報が変化す
ることを防止できる。
以下、この発明の一実施例を図について説明する。
第１図において、１はワード線、２．３はビット線対、
４は読み出し専用ビット線、５，６はアクセスゲート、
７，８と９．１０はそれぞれメモリセル・フリツプフロ
ツプを構成するＣＭＯＳインバータ、１１．１２はＮＰ
Ｎバイポーラトランジスタ、１４は記憶ノードＢの状態
により０Ｎ１０ＦＦするゲート、１５．１６は読み出し
専用アクセスゲート、１７は抵抗である。
４は読み出し専用ビット線、５，６はアクセスゲート、
７，８と９．１０はそれぞれメモリセル・フリツプフロ
ツプを構成するＣＭＯＳインバータ、１１．１２はＮＰ
Ｎバイポーラトランジスタ、１４は記憶ノードＢの状態
により０Ｎ１０ＦＦするゲート、１５．１６は読み出し
専用アクセスゲート、１７は抵抗である。
第２図はゲートアイソレーションを用いたＢｉＣＭＯ３
ＳＯＧゲートアレイのマスタチップ上に第１図のメモリ
セル回路を構成した場合のマスクパターン図である。
ＳＯＧゲートアレイのマスタチップ上に第１図のメモリ
セル回路を構成した場合のマスクパターン図である。
第３図は第２図のパターン図と回路図との対応を示す図
で、第２図と第３図の同一番号が、それぞれ対応する配
線およびトランジスタを示している。
で、第２図と第３図の同一番号が、それぞれ対応する配
線およびトランジスタを示している。
１８はＰＭＯ３）ランジスタの列、１９はコレクタをＮ
ウェルと共通に、ベースをＰＭＯ３）ランジスタ１８の
Ｐ１拡散層と共通にしたＮＰＮバイポーラトランジスタ
の列、２０．２１はＮＭＯＳトランジスタの列、２２は
ＮＰＮバイポーラトランジスタの列、２３はＶｃｃ（電
源）配線、２４はＧＮＤ （接地〉配線、２５はｌベー
シックセルである。
ウェルと共通に、ベースをＰＭＯ３）ランジスタ１８の
Ｐ１拡散層と共通にしたＮＰＮバイポーラトランジスタ
の列、２０．２１はＮＭＯＳトランジスタの列、２２は
ＮＰＮバイポーラトランジスタの列、２３はＶｃｃ（電
源）配線、２４はＧＮＤ （接地〉配線、２５はｌベー
シックセルである。
ＭＯＳ）ランジスタフ、８．９．１０で構成されるフリ
ツプフロツプは、１ビツトのデータを記憶する。このフ
リップフロップの入出力をビット線対に接続するための
ゲートがＭＯＳ）ランジスタ５．６によるアクセスゲー
トである。アクセスゲート５．６は、その導通、非導通
をワード線１によって制御される。ビット線対２．３は
、ワードｌ１１１１によって選択されたメモリセルフリ
ップフロップのデータを読み出したり、書き込んだりす
るものである。メモリセルの記憶ノードＡ、 Ｂはそれ
ぞれ互いに反転した情報を保持している。いま、ノード
Ａが“Ｈ”の状態のときにワード線１が選択されると、
読み出し専用データ線４に接続されたアクセストランジ
スタ１５．１６が導通する。このとき、ノードＢが“Ｌ
”の状態であるので、ＭＯＳ）ランジスタ１４は非導通
である。このため、ＮＰＮバイポーラトランジスタ１１
のベース電圧はＶｃｃになる。ＮＰＮバイポーラトラン
ジスタ１２のベース電圧は、ＭＯＳ）ランジスタ１４が
非導通であるので、抵抗１７により０■になる。
ツプフロツプは、１ビツトのデータを記憶する。このフ
リップフロップの入出力をビット線対に接続するための
ゲートがＭＯＳ）ランジスタ５．６によるアクセスゲー
トである。アクセスゲート５．６は、その導通、非導通
をワード線１によって制御される。ビット線対２．３は
、ワードｌ１１１１によって選択されたメモリセルフリ
ップフロップのデータを読み出したり、書き込んだりす
るものである。メモリセルの記憶ノードＡ、 Ｂはそれ
ぞれ互いに反転した情報を保持している。いま、ノード
Ａが“Ｈ”の状態のときにワード線１が選択されると、
読み出し専用データ線４に接続されたアクセストランジ
スタ１５．１６が導通する。このとき、ノードＢが“Ｌ
”の状態であるので、ＭＯＳ）ランジスタ１４は非導通
である。このため、ＮＰＮバイポーラトランジスタ１１
のベース電圧はＶｃｃになる。ＮＰＮバイポーラトラン
ジスタ１２のベース電圧は、ＭＯＳ）ランジスタ１４が
非導通であるので、抵抗１７により０■になる。
したがって、読み出し専用データ線４はアクセスゲート
１５を介して、ＮＰＮ Ｉ−ランジスタ１１によるエミ
ッタフォロア出力に接続される。このため、読み出し専
用データ線４は“Ｈ”に充電される。逆にノードＡが“
Ｌ″である場合に、ワードｗＡｌが選択されたとき、ア
クセスゲート１５゜１６が導通する０、このとき、ノー
ドＢはノードＡの反転データであるので、ノードＢはＨ
”である。したがってＮＭＯ３Ｉ−ランジスタ１４が導
通する。ＮＰＮ）ランジスタ１１のベースはノードＡが
“ＬｌであるのでＯＶ、ＮＰＮ）ランジスタ１２のベー
スは読み出し専用データ線４より、アクセスゲート１６
．ＮＭＯＳ ）ランジスタ１４を介して電流が供給され
る。このベース電流により、ＮＰＮ）ランジスタ１２の
コレクタ電流が流れて、読み出し専用データ線４の電荷
が放電される。
１５を介して、ＮＰＮ Ｉ−ランジスタ１１によるエミ
ッタフォロア出力に接続される。このため、読み出し専
用データ線４は“Ｈ”に充電される。逆にノードＡが“
Ｌ″である場合に、ワードｗＡｌが選択されたとき、ア
クセスゲート１５゜１６が導通する０、このとき、ノー
ドＢはノードＡの反転データであるので、ノードＢはＨ
”である。したがってＮＭＯ３Ｉ−ランジスタ１４が導
通する。ＮＰＮ）ランジスタ１１のベースはノードＡが
“ＬｌであるのでＯＶ、ＮＰＮ）ランジスタ１２のベー
スは読み出し専用データ線４より、アクセスゲート１６
．ＮＭＯＳ ）ランジスタ１４を介して電流が供給され
る。このベース電流により、ＮＰＮ）ランジスタ１２の
コレクタ電流が流れて、読み出し専用データ線４の電荷
が放電される。
以上のように、この発明によれば、読み出し専用データ
線をバイポーラトランジスタを使用して駆動するように
したので、読み出し速度が速く、また読み出し専用デー
タ線の状態によりメモリセルの記憶データが変化するこ
とがないメモリセルを得られる効果がある。
線をバイポーラトランジスタを使用して駆動するように
したので、読み出し速度が速く、また読み出し専用デー
タ線の状態によりメモリセルの記憶データが変化するこ
とがないメモリセルを得られる効果がある。
第１図はこの発明の一実施例によるメモリセルの回路図
、第２図はこの発明の一実施例のマスクパターン図、第
３図は第２図のマスクパターン図の等価回路図、第４図
は従来のメモリセルを示す回路図である。 ｌはワード線、２．３はビット線対、４は読み出し用デ
ータ線、５．６はアクセスゲート７．８および９．ｌＯ
はメモリセルフリップフロップを構成するＣＭＯＳイン
バータ、１１．１２はＮＰＮバイポーラトランジスタ、
１５．１６はアクセスゲート、１４はＮＭＯＳトランジ
スタ、１７は抵抗である。 なお図中同一符号は同−又は相当部分を示す。
、第２図はこの発明の一実施例のマスクパターン図、第
３図は第２図のマスクパターン図の等価回路図、第４図
は従来のメモリセルを示す回路図である。 ｌはワード線、２．３はビット線対、４は読み出し用デ
ータ線、５．６はアクセスゲート７．８および９．ｌＯ
はメモリセルフリップフロップを構成するＣＭＯＳイン
バータ、１１．１２はＮＰＮバイポーラトランジスタ、
１５．１６はアクセスゲート、１４はＮＭＯＳトランジ
スタ、１７は抵抗である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）読み出し用データ線を駆動するバイポーラＣＭＯ
Ｓバッファを備えたことを特徴とするメモリセル。 - （２）メモリセルフリップフロップの一方の記憶ノード
にベースを、コレクタを電源に、エミッタを読み出し用
データ線に接続されたアクセスゲートの一方に接続され
たＮＰＮバイポーラトランジスタと、 コレクタが読み出し用データ線に接続され、ベースが上
記読み出し用データ線に接続されたアクセスゲートと、
上記メモリセルフリップフロップのもう一方の記憶ノー
ドにより制御されたＭＯＳトランジスタを介して接続さ
れ、かつ、抵抗を介して接地電位に接続され、エミッタ
が接地電位に接続されたＮＰＮバイポーラトランジスタ
とを備えたことを特徴とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222191A true JPH03222191A (ja) | 1991-10-01 |
| JP2542098B2 JP2542098B2 (ja) | 1996-10-09 |
Family
ID=11945583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017495A Expired - Fee Related JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542098B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
-
1990
- 1990-01-25 JP JP2017495A patent/JP2542098B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2542098B2 (ja) | 1996-10-09 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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