JPH0536285A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH0536285A JPH0536285A JP3210109A JP21010991A JPH0536285A JP H0536285 A JPH0536285 A JP H0536285A JP 3210109 A JP3210109 A JP 3210109A JP 21010991 A JP21010991 A JP 21010991A JP H0536285 A JPH0536285 A JP H0536285A
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- transistor
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Abstract
(57)【要約】
【目的】 半導体記憶回路において、メモリセルに読み
書き動作を連続して行う際のアクセス時間を短縮する。 【構成】 ＢｉＣＭＯＳ論理回路１２の入力端子１２Ａ
がハイレベルとなると、ＢｉＣＭＯＳ論理回路１２内部
のＮＰＮトランジスタ１２２はオンとなり、コレクタ電
圧が低下する。エミッタ・コレクタ間電圧が０．７Ｖ以
下となると、ＮＰＮトランジスタ１２２のスイッチング
時間が長くなる。一方、ＮチャンネルＦＥＴ１０１も同
時にオンとなるため、ＢｉＣＭＯＳ論理回路１２のスイ
ッチング時間の遅れを補うことができる。よって、Ｐチ
ャンネルＦＥＴ１３、１４よりなるプリチャージ回路の
動作時間もまた短縮される。このため、メモリセル１１
に対して、連続したアクセスが可能となる。
書き動作を連続して行う際のアクセス時間を短縮する。 【構成】 ＢｉＣＭＯＳ論理回路１２の入力端子１２Ａ
がハイレベルとなると、ＢｉＣＭＯＳ論理回路１２内部
のＮＰＮトランジスタ１２２はオンとなり、コレクタ電
圧が低下する。エミッタ・コレクタ間電圧が０．７Ｖ以
下となると、ＮＰＮトランジスタ１２２のスイッチング
時間が長くなる。一方、ＮチャンネルＦＥＴ１０１も同
時にオンとなるため、ＢｉＣＭＯＳ論理回路１２のスイ
ッチング時間の遅れを補うことができる。よって、Ｐチ
ャンネルＦＥＴ１３、１４よりなるプリチャージ回路の
動作時間もまた短縮される。このため、メモリセル１１
に対して、連続したアクセスが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関す
る。
る。
【０００２】
【従来の技術】従来の半導体記憶回路を図面を参照しな
がら説明する。
がら説明する。
【０００３】図３は、従来の半導体記憶回路を示す概略
回路図である。従来の半導体記憶回路は、メモリセル１
１と、ＢｉＣＭＯＳ論理回路１２と、Ｐチャンネル電界
効果型トランジスタ（以下、ＰチャンネルＦＥＴとい
う）１３〜１６と、正論理デジット線１７と、負論理デ
ジット線１８と、書き込み回路１９と、信号線３３と、
を有して構成されていた。
回路図である。従来の半導体記憶回路は、メモリセル１
１と、ＢｉＣＭＯＳ論理回路１２と、Ｐチャンネル電界
効果型トランジスタ（以下、ＰチャンネルＦＥＴとい
う）１３〜１６と、正論理デジット線１７と、負論理デ
ジット線１８と、書き込み回路１９と、信号線３３と、
を有して構成されていた。
【０００４】メモリセル１１は、Ｎチャンネル電界効果
型トランジスタ（以下、ＮチャンネルＦＥＴという。）
１１１〜１１４と抵抗１１５、１１６と、を備えたスタ
ティック型メモリセルを構成している。ＮチャンンルＦ
ＥＴ１１３、１１４はトランスファゲートを構成してお
り、このＮチャンネルＦＥＴ１１３、１１４を介して、
データがＮチャンネルＦＥＴ１１１、１１２よりなるイ
ンバータに入力される。したがって、メモリセル１１に
対して、データの読み書きが行われる。
型トランジスタ（以下、ＮチャンネルＦＥＴという。）
１１１〜１１４と抵抗１１５、１１６と、を備えたスタ
ティック型メモリセルを構成している。ＮチャンンルＦ
ＥＴ１１３、１１４はトランスファゲートを構成してお
り、このＮチャンネルＦＥＴ１１３、１１４を介して、
データがＮチャンネルＦＥＴ１１１、１１２よりなるイ
ンバータに入力される。したがって、メモリセル１１に
対して、データの読み書きが行われる。
【０００５】ＢｉＣＭＯＳ論理回路１２は、出力用トラ
ンジスタとしてＮＰＮ型バイポーラトランジスタ（以
下、ＮＰＮトランジスタという。）１２１、１２２を有
するインバータを構成している。ＮＰＮトランジスタ１
２１のコレクタは電源Ｖｃｃに接続され、ＮＰＮトラン
ジスタ１２１のエミッタはＮＰＮトランジスタのコレク
タに接続されている。さらに、ＮＰＮトランジスタ１２
２のエミッタは、前記電源Ｖｃｃの電圧より低い電源Ｖ
ｅｅに接続されている。入力端子１２Ａがハイレベルと
なると、ＮＰＮトランジスタ１２１のベースはロウレベ
ルとなり、ＮＰＮトランジスタ１２２のベースはハイレ
ベルとなる。よって、ＮＰＮトランジスタ１２１はオフ
に、ＮＰＮ１２２はオンになり、出力端子１２Ｂはロウ
レベルとなる。逆に、入力端子１２Ａガロウレベルとな
ると、出力端子はハイレベルとなる。この出力端子１２
Ｂは信号線３３を介してＰチャンネルＦＥＴ１３、１４
のゲートに接続されている。
ンジスタとしてＮＰＮ型バイポーラトランジスタ（以
下、ＮＰＮトランジスタという。）１２１、１２２を有
するインバータを構成している。ＮＰＮトランジスタ１
２１のコレクタは電源Ｖｃｃに接続され、ＮＰＮトラン
ジスタ１２１のエミッタはＮＰＮトランジスタのコレク
タに接続されている。さらに、ＮＰＮトランジスタ１２
２のエミッタは、前記電源Ｖｃｃの電圧より低い電源Ｖ
ｅｅに接続されている。入力端子１２Ａがハイレベルと
なると、ＮＰＮトランジスタ１２１のベースはロウレベ
ルとなり、ＮＰＮトランジスタ１２２のベースはハイレ
ベルとなる。よって、ＮＰＮトランジスタ１２１はオフ
に、ＮＰＮ１２２はオンになり、出力端子１２Ｂはロウ
レベルとなる。逆に、入力端子１２Ａガロウレベルとな
ると、出力端子はハイレベルとなる。この出力端子１２
Ｂは信号線３３を介してＰチャンネルＦＥＴ１３、１４
のゲートに接続されている。
【０００６】ＰチャンネルＦＥＴ１３、１４はプリチャ
ージ用トランジスタである。一方、ＢｉＣＭＯＳ論理回
路１２の出力端子１２Ｂは、メモリセル１１にデータが
読み書きされる場合を除き、通常ロウレベルに保たれて
いる。このため、ＰチャンネルＦＥＴ１３、１４のそれ
ぞれのゲートがロウレベルの場合には、ＰチャンネルＦ
ＥＴ１３、１４はオンとなり、正論理デジット線１７、
及び、負論理デジット線１８の電圧は電源Ｖｃｃに略等
しくなる。よって、メモリセル１１の２個のデータ入出
力端子は共にハイレベルとなり、メモリセル１１に書き
込まれたデータの破壊が防止される。
ージ用トランジスタである。一方、ＢｉＣＭＯＳ論理回
路１２の出力端子１２Ｂは、メモリセル１１にデータが
読み書きされる場合を除き、通常ロウレベルに保たれて
いる。このため、ＰチャンネルＦＥＴ１３、１４のそれ
ぞれのゲートがロウレベルの場合には、ＰチャンネルＦ
ＥＴ１３、１４はオンとなり、正論理デジット線１７、
及び、負論理デジット線１８の電圧は電源Ｖｃｃに略等
しくなる。よって、メモリセル１１の２個のデータ入出
力端子は共にハイレベルとなり、メモリセル１１に書き
込まれたデータの破壊が防止される。
【０００７】メモリセル１１にデータを書き込む場合に
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂをハイ
レベルとする。すると、出力端子１２Ｂはハイレベルと
なり、ＰチャンネルＦＥＴ１３、１４はオフとなる。次
に、書き込み回路１９を介して、正論理デジット線１
７、負論理デジット線１８にそれぞれ相補データが出力
され、メモリセル１１にデータが書き込まれる。メモリ
セル１１にデータが書き込まれるとＢｉＣＭＯＳ論理回
路１２の出力端子１２Ｂはロウレベルに戻り、Ｐチャン
ネルＦＥＴ１３、１４は再びオンとなる。
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂをハイ
レベルとする。すると、出力端子１２Ｂはハイレベルと
なり、ＰチャンネルＦＥＴ１３、１４はオフとなる。次
に、書き込み回路１９を介して、正論理デジット線１
７、負論理デジット線１８にそれぞれ相補データが出力
され、メモリセル１１にデータが書き込まれる。メモリ
セル１１にデータが書き込まれるとＢｉＣＭＯＳ論理回
路１２の出力端子１２Ｂはロウレベルに戻り、Ｐチャン
ネルＦＥＴ１３、１４は再びオンとなる。
【０００８】なお、ＰチャンネルＦＥＴ１５、１６はプ
ルアップ用トランジスタであり、メモリセル１１にデー
タを書き込む場合にデジット線１７、１８がともにロウ
レベルになるのを防止する働きをなしている。Ｐチャン
ネルＦＥＴ１５、１６のトランジスタサイズはＰチャン
ネルＦＥＴ１３、１４のトランジスタサイズに比べ、約
１／５の大きさである。このため、ＰチャンネルＦＥＴ
１５、１６は常時オンであるが、ＰチャンネルＦＥＴ１
５、１６のソース・ドレイン間のインピーダンスは比較
的に高いため書き込み時のデジット線１７、１８のレベ
ルを乱すことはない。
ルアップ用トランジスタであり、メモリセル１１にデー
タを書き込む場合にデジット線１７、１８がともにロウ
レベルになるのを防止する働きをなしている。Ｐチャン
ネルＦＥＴ１５、１６のトランジスタサイズはＰチャン
ネルＦＥＴ１３、１４のトランジスタサイズに比べ、約
１／５の大きさである。このため、ＰチャンネルＦＥＴ
１５、１６は常時オンであるが、ＰチャンネルＦＥＴ１
５、１６のソース・ドレイン間のインピーダンスは比較
的に高いため書き込み時のデジット線１７、１８のレベ
ルを乱すことはない。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶回路は、ＢｉＣＭＯＳ論理回路１２のＮＰＮ
トランジスタ１２２のコレクタ・エミッタ間の電圧が、
ベース・エミッタ間の順方向電圧（約０．７Ｖ）よりも
低くなると、ＮＰＮトランジスタ１２２はオフに近い状
態になる。このため、ＮＰＮトランジスタ１２２がオフ
からオンに変化する場合のスイッチング時間が長くなる
ことがある。
半導体記憶回路は、ＢｉＣＭＯＳ論理回路１２のＮＰＮ
トランジスタ１２２のコレクタ・エミッタ間の電圧が、
ベース・エミッタ間の順方向電圧（約０．７Ｖ）よりも
低くなると、ＮＰＮトランジスタ１２２はオフに近い状
態になる。このため、ＮＰＮトランジスタ１２２がオフ
からオンに変化する場合のスイッチング時間が長くなる
ことがある。
【００１０】図４は従来の半導体記憶回路に係るＢｉＣ
ＭＯＳ論理回路１２の出力電圧をあらわすグラフであ
る。図４の横軸は時間を示し、縦軸は電圧を示す。図４
の線４０はＮＰＮトランジスタ１２２のベースに印加さ
れた信号をあらわす。線４０ＡはＮＰＮトランジスタ１
２２のコレクタにおける信号をあらわし、線４０Ｂは信
号線３３Ｂにおける信号をあらわす。線４０Ａ、４０Ｂ
に示されるように、出力電圧が低くなるにしたがい、電
圧が降下するのに長時間を要する。
ＭＯＳ論理回路１２の出力電圧をあらわすグラフであ
る。図４の横軸は時間を示し、縦軸は電圧を示す。図４
の線４０はＮＰＮトランジスタ１２２のベースに印加さ
れた信号をあらわす。線４０ＡはＮＰＮトランジスタ１
２２のコレクタにおける信号をあらわし、線４０Ｂは信
号線３３Ｂにおける信号をあらわす。線４０Ａ、４０Ｂ
に示されるように、出力電圧が低くなるにしたがい、電
圧が降下するのに長時間を要する。
【００１１】ＢｉＣＭＯＳ論理回路１２の出力端子１２
Ｂが、ハイレベルからロウレベルに変化時間が長くなる
と、デジット線１７、１８がロウレベルからハイレベル
になるまでの時間もまた長くなる。したがって、メモリ
セルに読み書き動作を連続して行う際に、アクセス時間
が長くなるという問題があった。
Ｂが、ハイレベルからロウレベルに変化時間が長くなる
と、デジット線１７、１８がロウレベルからハイレベル
になるまでの時間もまた長くなる。したがって、メモリ
セルに読み書き動作を連続して行う際に、アクセス時間
が長くなるという問題があった。
【００１２】
【発明の目的】そこで、本発明は、半導体記憶回路にお
いて、メモリセルに読み書き動作を連続して行う際のア
クセス時間を短縮することをその目的としている。
いて、メモリセルに読み書き動作を連続して行う際のア
クセス時間を短縮することをその目的としている。
【００１３】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶回路は、データ入出力端子を備えた少な
くとも１個のメモリセルと、前記メモリセルのデータ入
出力端子に接続された少なくとも一本のデジット線と、
出力端子、少なくとも１個の入力端子、第１のＮＰＮ型
バイポーラトランジスタ、第２のＮＰＮ型バイポーラト
ランジスタを備え、第１のＮＰＮ型バイポーラトランジ
スタのコレクタは第１電源に接続され、第１のＮＰＮ型
バイポーラトランジスタのエミッタは第２のＮＰＮ型バ
イポーラトランジスタのコレクタに接続され、第２のＮ
ＰＮ型バイポーラトランジスタのエミッタは第２電源に
接続され、第１のＮＰＮ型バイポーラトランジスタのエ
ミッタを前記出力端子とし、第１のＮＰＮ型バイポーラ
トランジスタと第２のＮＰＮ型バイポーラトランジスタ
とが相補的にオン、オフするＢｉＣＭＯＳ論理回路と、
ドレインは第１電源に接続され、ソースは前記デジット
線に接続され、ゲートは前記ＢｉＣＭＯＳ論理回路の出
力端子に接続されたＰチャンネル電界効果型トランジス
タと、を備えた半導体記憶回路において、ゲートは前記
ＢｉＣＭＯＳ論理回路の入力端子に接続され、ドレイン
は前記ＢｉＣＭＯＳ回路の出力端子に接続され、ソース
は前記第２電源に接続された少なくとも１個のＮチャン
ネル電界効果型トランジスタと、を有することを特徴と
する。
係る半導体記憶回路は、データ入出力端子を備えた少な
くとも１個のメモリセルと、前記メモリセルのデータ入
出力端子に接続された少なくとも一本のデジット線と、
出力端子、少なくとも１個の入力端子、第１のＮＰＮ型
バイポーラトランジスタ、第２のＮＰＮ型バイポーラト
ランジスタを備え、第１のＮＰＮ型バイポーラトランジ
スタのコレクタは第１電源に接続され、第１のＮＰＮ型
バイポーラトランジスタのエミッタは第２のＮＰＮ型バ
イポーラトランジスタのコレクタに接続され、第２のＮ
ＰＮ型バイポーラトランジスタのエミッタは第２電源に
接続され、第１のＮＰＮ型バイポーラトランジスタのエ
ミッタを前記出力端子とし、第１のＮＰＮ型バイポーラ
トランジスタと第２のＮＰＮ型バイポーラトランジスタ
とが相補的にオン、オフするＢｉＣＭＯＳ論理回路と、
ドレインは第１電源に接続され、ソースは前記デジット
線に接続され、ゲートは前記ＢｉＣＭＯＳ論理回路の出
力端子に接続されたＰチャンネル電界効果型トランジス
タと、を備えた半導体記憶回路において、ゲートは前記
ＢｉＣＭＯＳ論理回路の入力端子に接続され、ドレイン
は前記ＢｉＣＭＯＳ回路の出力端子に接続され、ソース
は前記第２電源に接続された少なくとも１個のＮチャン
ネル電界効果型トランジスタと、を有することを特徴と
する。
【００１４】
【作用】請求項１記載の発明に係る半導体記憶回路は、
ＢｉＣＭＯＳ論理回路の入力端子に信号が入力される
と、第１のＮＰＮ型バイポーラトランジスタのベースと
第２のＮＰＮ型バイポーラトランジスタのベースとにそ
れぞれ相補信号が入力される。よって、第１、第２のＮ
ＰＮ型バイポーラトランジスタは、相補的にオン、また
は、オフとなる。
ＢｉＣＭＯＳ論理回路の入力端子に信号が入力される
と、第１のＮＰＮ型バイポーラトランジスタのベースと
第２のＮＰＮ型バイポーラトランジスタのベースとにそ
れぞれ相補信号が入力される。よって、第１、第２のＮ
ＰＮ型バイポーラトランジスタは、相補的にオン、また
は、オフとなる。
【００１５】第１のＮＰＮ型バイポーラトランジスタの
ベースがロウレベルとなると、第１のＮＰＮ型バイポー
ラトランジスタはオフとなる。一方、第２のＮＰＮ型バ
イポーラトランジスタのベースがハイレベルとなると、
第２のＮＰＮ型バイポーラトランジスタのコレクタ電圧
が低下する。第２のＮＰＮ型バイポーラトランジスタの
コレクタ・エミッタ間電圧が約０．７Ｖ以下となると、
該トランジスタのスイッチング時間が長くなる。このと
き、ＢｉＣＭＯＳ論理回路の入力端子に接続されたＮチ
ャンネル電界効果型トランジスタはオンとなり、前記Ｂ
ｉＣＭＯＳ論理回路の出力端子の電圧は第２電源の電圧
に略等しくなる。逆に、ＢｉＣＭＯＳ論理回路の入力端
子がロウレベルとなると、前記Ｎチャンネル電界効果型
トランジスタはオフとなる。
ベースがロウレベルとなると、第１のＮＰＮ型バイポー
ラトランジスタはオフとなる。一方、第２のＮＰＮ型バ
イポーラトランジスタのベースがハイレベルとなると、
第２のＮＰＮ型バイポーラトランジスタのコレクタ電圧
が低下する。第２のＮＰＮ型バイポーラトランジスタの
コレクタ・エミッタ間電圧が約０．７Ｖ以下となると、
該トランジスタのスイッチング時間が長くなる。このと
き、ＢｉＣＭＯＳ論理回路の入力端子に接続されたＮチ
ャンネル電界効果型トランジスタはオンとなり、前記Ｂ
ｉＣＭＯＳ論理回路の出力端子の電圧は第２電源の電圧
に略等しくなる。逆に、ＢｉＣＭＯＳ論理回路の入力端
子がロウレベルとなると、前記Ｎチャンネル電界効果型
トランジスタはオフとなる。
【００１６】ＢｉＣＭＯＳ論理回路の出力端子から出力
された信号はＰチャンネル電界効果型トランジスタのゲ
ートに入力される。メモリセルにデータの読み書きを行
わない場合にはＰチャンネル電界効果型トランジスタの
ゲートにはロウレベルの信号が印加される。すると、Ｐ
チャンネル電界効果型トランジスタはオンとなり、デジ
ット線の電圧は第１の電源電圧に略等しくなる。一方、
メモリセルに対してデータの読み書きを行う場合には、
Ｐチャンネル電界効果型トランジスタのゲートにハイレ
ベルの信号が印加され、Ｐチャンネル電界効果型トラン
ジスタはオフとなる。すると、デジット線を介してメモ
リセルにデータの読み書きが行われる。
された信号はＰチャンネル電界効果型トランジスタのゲ
ートに入力される。メモリセルにデータの読み書きを行
わない場合にはＰチャンネル電界効果型トランジスタの
ゲートにはロウレベルの信号が印加される。すると、Ｐ
チャンネル電界効果型トランジスタはオンとなり、デジ
ット線の電圧は第１の電源電圧に略等しくなる。一方、
メモリセルに対してデータの読み書きを行う場合には、
Ｐチャンネル電界効果型トランジスタのゲートにハイレ
ベルの信号が印加され、Ｐチャンネル電界効果型トラン
ジスタはオフとなる。すると、デジット線を介してメモ
リセルにデータの読み書きが行われる。
【００１７】ＢｉＣＭＯＳ論理回路の第２のＮＰＮ型バ
イポーラトランジスタがオンする際のスイッチング時間
が短縮されるので、Ｐチャンネル電界効果型トランジス
タに印加される信号がハイレベルからロウレベルになる
までの時間も短縮される。よって、デジット線の電圧が
第１の電源電圧に等しくなるまでの時間もまた短縮され
ることより、メモリセルをアクセスするのに要する時間
が短縮される。
イポーラトランジスタがオンする際のスイッチング時間
が短縮されるので、Ｐチャンネル電界効果型トランジス
タに印加される信号がハイレベルからロウレベルになる
までの時間も短縮される。よって、デジット線の電圧が
第１の電源電圧に等しくなるまでの時間もまた短縮され
ることより、メモリセルをアクセスするのに要する時間
が短縮される。
【００１８】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００１９】図１は本発明の痔１実施例に係る半導体記
憶回路の概略回路図である。この半導体記憶回路はメモ
リセル１１と、ＰチャンネルＦＥＴ１３〜１６と、正論
理デジット線１７と、負論理ッデジット線１８と、書き
込み回路１９と、ワード線２０と、ＢｉＣＭＯＳ論理回
路１２と、ＮチャンネルＦＥＴ１０１とを有して構成さ
れている。なお、図示されていないが、メモリセル１１
はＭ×Ｎのアレイ状に配列されており、Ｍ本の正論理デ
ジット線１７と、Ｍ本の負論理デジット線１８と、Ｎ本
のワード線２０とをが配設されている。
憶回路の概略回路図である。この半導体記憶回路はメモ
リセル１１と、ＰチャンネルＦＥＴ１３〜１６と、正論
理デジット線１７と、負論理ッデジット線１８と、書き
込み回路１９と、ワード線２０と、ＢｉＣＭＯＳ論理回
路１２と、ＮチャンネルＦＥＴ１０１とを有して構成さ
れている。なお、図示されていないが、メモリセル１１
はＭ×Ｎのアレイ状に配列されており、Ｍ本の正論理デ
ジット線１７と、Ｍ本の負論理デジット線１８と、Ｎ本
のワード線２０とをが配設されている。
【００２０】メモリセル１１は、前記従来の半導体記憶
回路に係るメモリセル１１と同様に構成されており、ワ
ード線２０がハイレベルとなるとＮチャンネルＦＥＴ１
１３、１１４はＯＮになり、正論理デジット線１７、負
論理デジット線１８を介して書き込み回路１９からデー
タの読み書きが行われる。ワード線２０がロウレベルと
なると、ＮチャンンルＦＥＴ１１３、１１４はＯＦＦと
なり、データはメモリセル１１にて保持され続ける。
回路に係るメモリセル１１と同様に構成されており、ワ
ード線２０がハイレベルとなるとＮチャンネルＦＥＴ１
１３、１１４はＯＮになり、正論理デジット線１７、負
論理デジット線１８を介して書き込み回路１９からデー
タの読み書きが行われる。ワード線２０がロウレベルと
なると、ＮチャンンルＦＥＴ１１３、１１４はＯＦＦと
なり、データはメモリセル１１にて保持され続ける。
【００２１】ＢｉＣＭＯＳ論理回路１２は、前記従来の
半導体記憶回路に係るＢｉＣＭＯＳ論理回路１２と同様
に構成されたインバータである。すなわち、出力用トラ
ンジスタとしてＮＰＮトランジスタ１２１、１２２を有
しており、ＮＰＮトランジスタ１２１のコレクタは電源
Ｖｃｃに接続され、ＮＰＮトランジスタ１２１のエミッ
タはＮＰＮトランジスタのコレクタに接続されている。
さらに、ＮＰＮトランジスタ１２２のエミッタは、前記
電源Ｖｃｃより電圧の低い電源Ｖｅｅに接続されてい
る。入力端子１２Ａがハイレベルとなると、ＮＰＮトラ
ンジスタ１２１のベースはロウレベルとなり、ＮＰＮト
ランジスタ１２２のベースはハイレベルとなる。よっ
て、ＮＰＮトランジスタ１２１はオフに、ＮＰＮトラン
ジスタ１２２はオンになり、出力端子１２Ｂはロウレベ
ルとなる。逆に、入力端子１２Ａがロウレベルとなる
と、出力端子１２Ｂはハイレベルとなる。
半導体記憶回路に係るＢｉＣＭＯＳ論理回路１２と同様
に構成されたインバータである。すなわち、出力用トラ
ンジスタとしてＮＰＮトランジスタ１２１、１２２を有
しており、ＮＰＮトランジスタ１２１のコレクタは電源
Ｖｃｃに接続され、ＮＰＮトランジスタ１２１のエミッ
タはＮＰＮトランジスタのコレクタに接続されている。
さらに、ＮＰＮトランジスタ１２２のエミッタは、前記
電源Ｖｃｃより電圧の低い電源Ｖｅｅに接続されてい
る。入力端子１２Ａがハイレベルとなると、ＮＰＮトラ
ンジスタ１２１のベースはロウレベルとなり、ＮＰＮト
ランジスタ１２２のベースはハイレベルとなる。よっ
て、ＮＰＮトランジスタ１２１はオフに、ＮＰＮトラン
ジスタ１２２はオンになり、出力端子１２Ｂはロウレベ
ルとなる。逆に、入力端子１２Ａがロウレベルとなる
と、出力端子１２Ｂはハイレベルとなる。
【００２２】ＮチャンネルＦＥＴ１０１のゲートはＢｉ
ＣＭＯＳ論理回路１２の入力端子１２Ａに接続され、ド
レインはＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂに
接続され、さらに、ソースは電源Ｖｅｅに接続されてい
る。ＢｉＣＭＯＳ論理回路１２の入力端子１２Ａがロウ
レベルの場合には、ＮチャンネルＦＥＴ１０１はオフと
なり、出力端子１２Ｂはハイレベルとなる。
ＣＭＯＳ論理回路１２の入力端子１２Ａに接続され、ド
レインはＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂに
接続され、さらに、ソースは電源Ｖｅｅに接続されてい
る。ＢｉＣＭＯＳ論理回路１２の入力端子１２Ａがロウ
レベルの場合には、ＮチャンネルＦＥＴ１０１はオフと
なり、出力端子１２Ｂはハイレベルとなる。
【００２３】一方、入力端子１２Ａがロウレベルからハ
イレベルとなると、ＢｉＣＭＯＳ論理回路１２内部のＮ
ＰＮトランジスタ１２２がオンとなる。この場合、前述
したように、ＮＰＮトランジスタ１２２のコレクタ・エ
ミッタ間電圧が約０．７Ｖ以下になると、ＮＰＮトラン
ジスタ１２２のスイッチング時間が長くなることがあ
る。一方、ＮチャンネルＦＥＴ１０１も同時にオンとな
るため、出力端子１２Ｂはロウレベルとなる。Ｎチャン
ネル型ＦＥＴ１０１は、ドレイン・ソース間電圧が０．
７Ｖ以下となっても、著しくスイッチング速度が低下す
ることはない。よって、ＮＰＮトランジスタ１２２のス
イッチング時間の遅れを、ＮチャンネルＦＥＴ１０１に
て補うことができる。
イレベルとなると、ＢｉＣＭＯＳ論理回路１２内部のＮ
ＰＮトランジスタ１２２がオンとなる。この場合、前述
したように、ＮＰＮトランジスタ１２２のコレクタ・エ
ミッタ間電圧が約０．７Ｖ以下になると、ＮＰＮトラン
ジスタ１２２のスイッチング時間が長くなることがあ
る。一方、ＮチャンネルＦＥＴ１０１も同時にオンとな
るため、出力端子１２Ｂはロウレベルとなる。Ｎチャン
ネル型ＦＥＴ１０１は、ドレイン・ソース間電圧が０．
７Ｖ以下となっても、著しくスイッチング速度が低下す
ることはない。よって、ＮＰＮトランジスタ１２２のス
イッチング時間の遅れを、ＮチャンネルＦＥＴ１０１に
て補うことができる。
【００２４】ＰチャンネルＦＥＴ１３、１４はプリチャ
ージ用のトランジスタである。ＢｉＣＭＯＳ論理回路１
２の出力端子１２Ｂは、メモリセル１１にデータを読み
書きする場合を除き、通常ロウレベルに保たれている。
ＰチャンネルＦＥＴ１３、１４のそれぞれのゲートがロ
ウレベルの場合には、ＰチャンネルＦＥＴ１３、１４は
オンとなり、正論理デジット線１７、及び、負論理デジ
ット線１８の電圧は電源Ｖｃｃに略等しくなる。よっ
て、メモリセル１１の２個の入出力端子はハイレベルと
なり、メモリセル１１のデータの破壊が防止される。
ージ用のトランジスタである。ＢｉＣＭＯＳ論理回路１
２の出力端子１２Ｂは、メモリセル１１にデータを読み
書きする場合を除き、通常ロウレベルに保たれている。
ＰチャンネルＦＥＴ１３、１４のそれぞれのゲートがロ
ウレベルの場合には、ＰチャンネルＦＥＴ１３、１４は
オンとなり、正論理デジット線１７、及び、負論理デジ
ット線１８の電圧は電源Ｖｃｃに略等しくなる。よっ
て、メモリセル１１の２個の入出力端子はハイレベルと
なり、メモリセル１１のデータの破壊が防止される。
【００２５】メモリセル１１にデータを書き込む場合に
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂをハイ
レベルとする。すると、ＰチャンネルＦＥＴ１３、１４
はオフとなる。次に、書き込み回路１９を介して、正論
理デジット線１７、負論理デジット線１８にそれぞれ相
補データが出力され、メモリセル１１にデータが書き込
まれる。メモリセル１１にデータが書き込まれると、Ｂ
ｉＣＭＯＳ論理回路１２の出力端子１２Ｂはロウレベル
に戻り、ＰチャンネルＦＥＴ１３、１４は再びオンとな
る。メモリセル１１からデータを読み出す場合にもＰチ
ャンネルＦＥＴ１３、１４はオンとなり、読み出し動作
が終了するとオフとなる。
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂをハイ
レベルとする。すると、ＰチャンネルＦＥＴ１３、１４
はオフとなる。次に、書き込み回路１９を介して、正論
理デジット線１７、負論理デジット線１８にそれぞれ相
補データが出力され、メモリセル１１にデータが書き込
まれる。メモリセル１１にデータが書き込まれると、Ｂ
ｉＣＭＯＳ論理回路１２の出力端子１２Ｂはロウレベル
に戻り、ＰチャンネルＦＥＴ１３、１４は再びオンとな
る。メモリセル１１からデータを読み出す場合にもＰチ
ャンネルＦＥＴ１３、１４はオンとなり、読み出し動作
が終了するとオフとなる。
【００２６】なお、ＰチャンネルＦＥＴ１５、１６はプ
ルアップ用トランジスタであり、メモリセル１１にデー
タを書き込む場合にデジット線１７、１８がともにロウ
レベルになるのを防止する働きをなしている。Ｐチャン
ネルＦＥＴ１５、１６のトランジスタサイズはＰチャン
ネルＦＥＴ１３、１４のトランジスタサイズに比べ、約
１／５の大きさである。このため、ＰチャンネルＦＥＴ
１５、１６は常時オンであるが、ＰチャンネルＦＥＴの
ソース・ドレイン間のインピーダンスは比較的に高いた
め書き込み時のデジット線１７、１８のレベルを乱すこ
とはない。
ルアップ用トランジスタであり、メモリセル１１にデー
タを書き込む場合にデジット線１７、１８がともにロウ
レベルになるのを防止する働きをなしている。Ｐチャン
ネルＦＥＴ１５、１６のトランジスタサイズはＰチャン
ネルＦＥＴ１３、１４のトランジスタサイズに比べ、約
１／５の大きさである。このため、ＰチャンネルＦＥＴ
１５、１６は常時オンであるが、ＰチャンネルＦＥＴの
ソース・ドレイン間のインピーダンスは比較的に高いた
め書き込み時のデジット線１７、１８のレベルを乱すこ
とはない。
【００２７】本実施例に係る半導体記憶回路において
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂがハイ
レベルからロウレベルに変化する際のスイッチング時間
は、従来の半導体記憶回路におけるスイッチング時間と
比較して約２０％短縮されている。よって、Ｐチャンネ
ルＦＥＴ１３、１４がオンからオフになるまでの時間も
短縮されるため、メモリセルにデータを読み書きした直
後に、再度、読み書きする際のアクセス時間を短縮する
ことができる。
は、ＢｉＣＭＯＳ論理回路１２の出力端子１２Ｂがハイ
レベルからロウレベルに変化する際のスイッチング時間
は、従来の半導体記憶回路におけるスイッチング時間と
比較して約２０％短縮されている。よって、Ｐチャンネ
ルＦＥＴ１３、１４がオンからオフになるまでの時間も
短縮されるため、メモリセルにデータを読み書きした直
後に、再度、読み書きする際のアクセス時間を短縮する
ことができる。
【００２８】図２は本発明の第２実施例に係る半導体記
憶回路の概略回路図である。
憶回路の概略回路図である。
【００２９】本実施例に係る半導体記憶回路は前記第１
実施例に係る半導体記憶回路のＢｉＣＭＯＳ論理回路１
２、ＮチャンネルＦＥＴ１０１のかわりに、ＢｉＣＭＯ
Ｓ論理回路２２と，ＮチャンネルＦＥＴ１０２、１０３
とを有している。ＢｉＣＭＯＳ論理回路２２はＮＯＲゲ
ートを構成しており、入力端子２２Ａ、２２Ｂと出力端
子２２Ｃとを備えている。ＮチャンネルＦＥＴ１０２の
ゲート、ドレイン、ソースはそれぞれ、入力端子２２
Ｂ、出力端子２２Ｃ、電源Ｖｅｅに接続されている。Ｎ
チャンネルＦＥＴ１０３のゲート、ドレイン、ソースは
それぞれ、入力端子２２Ａ、出力端子２２Ｃ、電源Ｖｅ
ｅに接続されている。
実施例に係る半導体記憶回路のＢｉＣＭＯＳ論理回路１
２、ＮチャンネルＦＥＴ１０１のかわりに、ＢｉＣＭＯ
Ｓ論理回路２２と，ＮチャンネルＦＥＴ１０２、１０３
とを有している。ＢｉＣＭＯＳ論理回路２２はＮＯＲゲ
ートを構成しており、入力端子２２Ａ、２２Ｂと出力端
子２２Ｃとを備えている。ＮチャンネルＦＥＴ１０２の
ゲート、ドレイン、ソースはそれぞれ、入力端子２２
Ｂ、出力端子２２Ｃ、電源Ｖｅｅに接続されている。Ｎ
チャンネルＦＥＴ１０３のゲート、ドレイン、ソースは
それぞれ、入力端子２２Ａ、出力端子２２Ｃ、電源Ｖｅ
ｅに接続されている。
【００３０】本第２実施例に係る半導体記憶回路の動作
は、前記第１実施例に係る半導体記憶回路の動作と同様
であるため説明を省略する。
は、前記第１実施例に係る半導体記憶回路の動作と同様
であるため説明を省略する。
【００３１】図５は、第１、および、第２実施例の半導
体記憶回路に係るＢｉＣＭＯＳ論理回路１２、２２の出
力電圧をあらわすグラフである。図５の横軸は時間を示
し、縦軸は電圧を示す。図５の線５０は、ＢｉＣＭＯＳ
論理回路１２、２２のＮＰＮトランジスタ１２２のベー
スに印加された信号をあらわす。線５０ＡはＮＰＮトラ
ンジスタ１２２のコレクタにおける信号をあらわし、線
５０Ｂは信号線３３Ｂにおける電圧をあらわす。
体記憶回路に係るＢｉＣＭＯＳ論理回路１２、２２の出
力電圧をあらわすグラフである。図５の横軸は時間を示
し、縦軸は電圧を示す。図５の線５０は、ＢｉＣＭＯＳ
論理回路１２、２２のＮＰＮトランジスタ１２２のベー
スに印加された信号をあらわす。線５０ＡはＮＰＮトラ
ンジスタ１２２のコレクタにおける信号をあらわし、線
５０Ｂは信号線３３Ｂにおける電圧をあらわす。
【００３２】図４において示される従来の半導体記憶回
路に係るＮＰＮトランジスタ１２２のコレクタ電圧を示
す線４０Ａ、信号線３３Ｂにおける電圧を示す線４０Ｂ
に比べ、トランジスタサイズが同一であれば、第１実施
例におけるスイッチング時間は約２０％短縮される。
路に係るＮＰＮトランジスタ１２２のコレクタ電圧を示
す線４０Ａ、信号線３３Ｂにおける電圧を示す線４０Ｂ
に比べ、トランジスタサイズが同一であれば、第１実施
例におけるスイッチング時間は約２０％短縮される。
【００３３】なお、図４、図５において、線４０Ｂ、５
０Ｂに示されるスイッチング時間は、線４０Ａ、５０Ａ
に示されるスイッチング時間に比べて長くなっている。
これは、信号線３３の配線抵抗と、ＰチャンネルＦＥＴ
１３、１４のゲートの容量性負荷によるものである。
０Ｂに示されるスイッチング時間は、線４０Ａ、５０Ａ
に示されるスイッチング時間に比べて長くなっている。
これは、信号線３３の配線抵抗と、ＰチャンネルＦＥＴ
１３、１４のゲートの容量性負荷によるものである。
【００３４】
【発明の効果】以上説明してきたように、本発明によれ
ば、半導体記憶回路において、メモリセルに読み書き動
作を連続して行う際のアクセス時間を短縮することがで
きる。
ば、半導体記憶回路において、メモリセルに読み書き動
作を連続して行う際のアクセス時間を短縮することがで
きる。
【図１】本発明の第１実施例に係る半導体記憶回路の概
略回路図である。
略回路図である。
【図２】本発明の第２実施例に係る半導体記憶回路の概
略回路図である。
略回路図である。
【図３】従来の半導体記憶回路に係る概略回路図であ
る。
る。
【図４】従来の半導体記憶回路に係るＢｉＣＭＯＳ論理
回路の出力電圧をあらわすグラフ。
回路の出力電圧をあらわすグラフ。
【図５】本発明の第１、および、第２実施例の半導体記
憶回路に係るＢｉＣＭＯＳ論理回路の出力電圧をあらわ
すグラフである。
憶回路に係るＢｉＣＭＯＳ論理回路の出力電圧をあらわ
すグラフである。
１１ メモリセル １２ ＢｉＣＭＯＳ論理回路 １３ ＰチャンネルＦＥＴ（Ｐチャンネル電界効果型ト
ランジスタ） １４ ＰチャンネルＦＥＴ（Ｐチャンネル電界効果型ト
ランジスタ） １７ 正論理デジット線（デジット線） １８ 負論理デジット線（デジット線） １０１〜１０３ ＮチャンネルＦＥＴ（Ｎチャンネル電
界効果型トランジスタ） １２１ ＮＰＮトランジスタ（ＮＰＮ型バイポーラトラ
ンジスタ） １２２ ＮＰＮトランジスタ（ＮＰＮ型バイポーラトラ
ンジスタ）
ランジスタ） １４ ＰチャンネルＦＥＴ（Ｐチャンネル電界効果型ト
ランジスタ） １７ 正論理デジット線（デジット線） １８ 負論理デジット線（デジット線） １０１〜１０３ ＮチャンネルＦＥＴ（Ｎチャンネル電
界効果型トランジスタ） １２１ ＮＰＮトランジスタ（ＮＰＮ型バイポーラトラ
ンジスタ） １２２ ＮＰＮトランジスタ（ＮＰＮ型バイポーラトラ
ンジスタ）
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ入出力端子を備えた少なくとも１
個のメモリセルと、前記メモリセルのデータ入出力端子
に接続された少なくとも一本のデジット線と、 出力端子、少なくとも１個の入力端子、第１のＮＰＮ型
バイポーラトランジスタ、第２のＮＰＮ型バイポーラト
ランジスタを備え、第１のＮＰＮ型バイポーラトランジ
スタのコレクタは第１電源に接続され、第１のＮＰＮ型
バイポーラトランジスタのエミッタは第２のＮＰＮ型バ
イポーラトランジスタのコレクタに接続され、第２のＮ
ＰＮ型バイポーラトランジスタのエミッタは第２電源に
接続され、第１のＮＰＮ型バイポーラトランジスタのエ
ミッタを前記出力端子とし、第１のＮＰＮ型バイポーラ
トランジスタと第２のＮＰＮ型バイポーラトランジスタ
とが相補的にオン、オフするＢｉＣＭＯＳ論理回路と、 ドレインは第１電源に接続され、ソースは前記デジット
線に接続され、ゲートは前記ＢｉＣＭＯＳ論理回路の出
力端子に接続されたＰチャンネル電界効果型トランジス
タと、を備えた半導体記憶回路において、 ゲートは前記ＢｉＣＭＯＳ論理回路の入力端子に接続さ
れ、ドレインは前記ＢｉＣＭＯＳ回路の出力端子に接続
され、ソースは前記第２電源に接続された少なくとも１
個のＮチャンネル電界効果型トランジスタと、を有する
ことを特徴とした半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210109A JPH0536285A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210109A JPH0536285A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536285A true JPH0536285A (ja) | 1993-02-12 |
Family
ID=16583962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210109A Pending JPH0536285A (ja) | 1991-07-26 | 1991-07-26 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536285A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092354A (en) * | 1997-09-04 | 2000-07-25 | Nippon Seiki Co., Ltd. | Device for forming perforation for separation |
| KR20170003202U (ko) | 2016-03-05 | 2017-09-13 | 이민규 | 캔 트레이. |
| CN107408409A (zh) * | 2015-06-05 | 2017-11-28 | 思科技术公司 | 低功率、面向行的存储器写辅助电路 |
-
1991
- 1991-07-26 JP JP3210109A patent/JPH0536285A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092354A (en) * | 1997-09-04 | 2000-07-25 | Nippon Seiki Co., Ltd. | Device for forming perforation for separation |
| CN107408409A (zh) * | 2015-06-05 | 2017-11-28 | 思科技术公司 | 低功率、面向行的存储器写辅助电路 |
| CN107408409B (zh) * | 2015-06-05 | 2021-01-12 | 思科技术公司 | 低功率、面向行的存储器写辅助电路 |
| KR20170003202U (ko) | 2016-03-05 | 2017-09-13 | 이민규 | 캔 트레이. |
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