JPH0447397B2 - - Google Patents
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- JPH0447397B2 JPH0447397B2 JP58151263A JP15126383A JPH0447397B2 JP H0447397 B2 JPH0447397 B2 JP H0447397B2 JP 58151263 A JP58151263 A JP 58151263A JP 15126383 A JP15126383 A JP 15126383A JP H0447397 B2 JPH0447397 B2 JP H0447397B2
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、書込み動作の高速化及び、低消費
電力化を図つた半導体記憶装置に関するものであ
る。
電力化を図つた半導体記憶装置に関するものであ
る。
第１図は従来の半導体記憶装置の回路図であ
る。図において、１，２，３および４はエンハン
スメント型とMOS電界効果トランジスタ（以下
MOSFETと称す）で、ＰチヤネルMOSFET１
とＮチヤネルMOSFET２のドレイン同志、ゲー
ト同志が接続され、MOSFET１，２の各ソース
はそれぞれ電源端子５および接地に接続されて、
相補型MOS（以下CMOSと称す）インバータ回路
３１ａを形成している。同様にしてＰチヤネル
MOSFET３およびＮチヤネルMOSFET４によ
りCMOSインバータ回路３０ｂを形成している。
この２つのCMOSインバータ回路３０ａ，３０
ｂの各出力つまりＰチヤネルMOSFET１および
３と、ＮチヤネルMOSFET２および４のそれぞ
れのドレインを、相手方のCMOSインバータ回
路３０ｂ，３０ａの入力、つまりＮチヤネル
MOSFET４および２と、ＰチヤネルMOSFET
３および１のそれぞれのゲートに接続することに
より、２安定回路、すなわちフリツプ・フロツプ
を形成している。そして以上の各部品によつて１
ビツトのメモリセル３０が構成されている。
る。図において、１，２，３および４はエンハン
スメント型とMOS電界効果トランジスタ（以下
MOSFETと称す）で、ＰチヤネルMOSFET１
とＮチヤネルMOSFET２のドレイン同志、ゲー
ト同志が接続され、MOSFET１，２の各ソース
はそれぞれ電源端子５および接地に接続されて、
相補型MOS（以下CMOSと称す）インバータ回路
３１ａを形成している。同様にしてＰチヤネル
MOSFET３およびＮチヤネルMOSFET４によ
りCMOSインバータ回路３０ｂを形成している。
この２つのCMOSインバータ回路３０ａ，３０
ｂの各出力つまりＰチヤネルMOSFET１および
３と、ＮチヤネルMOSFET２および４のそれぞ
れのドレインを、相手方のCMOSインバータ回
路３０ｂ，３０ａの入力、つまりＮチヤネル
MOSFET４および２と、ＰチヤネルMOSFET
３および１のそれぞれのゲートに接続することに
より、２安定回路、すなわちフリツプ・フロツプ
を形成している。そして以上の各部品によつて１
ビツトのメモリセル３０が構成されている。
書込みおよび読出し制御機能を有するゲート用
のＮチヤネルMOSFET６および７は、ドレイン
（またはソース）がそれぞれMOSFET１，２の
ドレインおよびMOSFET３，４のドレインに接
続され、ソース（またはドレイン）がそれぞれ書
込み情報線、ならびに読出し情報線を共通にした
ビツトライン８および９に接続され、またゲート
が書込みならびに読出し選択線を共通にしたワー
ドライン１０に接続されている。
のＮチヤネルMOSFET６および７は、ドレイン
（またはソース）がそれぞれMOSFET１，２の
ドレインおよびMOSFET３，４のドレインに接
続され、ソース（またはドレイン）がそれぞれ書
込み情報線、ならびに読出し情報線を共通にした
ビツトライン８および９に接続され、またゲート
が書込みならびに読出し選択線を共通にしたワー
ドライン１０に接続されている。
またＮチヤネルMOSFET１１および１２の各
ソースおよび各ゲートは電源端子５に接続され、
各ドレインはそれぞれビツトライン８および９に
接続されている。情報入力信号線１３は書込み回
路４０を構成するＰチヤネルMOSFET１４およ
びＮチヤネルMOSFET１５の各ゲートに接続さ
れ、さらに該入力信号線１３は書込み情報の制御
機能を有するゲート用のＮチヤネルMOSFET１
６のドレイン（またはソース）に接続されてい
る。該MOSFET１６のソース（またはドレイ
ン）はビツトライン９に接続され、ゲートはメモ
リセル３０の書込み動作を制御するための書込み
制御信号線１７に接続されている。MOSFET１
４および１５の各ドレインは書込みデータの制御
機能を有するゲート用のＮチヤネルMOSFET１
８のドレイン（またはソース）に接続され、該
MOSFET１８のソース（またはドレイン）はビ
ツトライン８に接続され、そのゲートは書込み制
御信号線１７に接続されている。
ソースおよび各ゲートは電源端子５に接続され、
各ドレインはそれぞれビツトライン８および９に
接続されている。情報入力信号線１３は書込み回
路４０を構成するＰチヤネルMOSFET１４およ
びＮチヤネルMOSFET１５の各ゲートに接続さ
れ、さらに該入力信号線１３は書込み情報の制御
機能を有するゲート用のＮチヤネルMOSFET１
６のドレイン（またはソース）に接続されてい
る。該MOSFET１６のソース（またはドレイ
ン）はビツトライン９に接続され、ゲートはメモ
リセル３０の書込み動作を制御するための書込み
制御信号線１７に接続されている。MOSFET１
４および１５の各ドレインは書込みデータの制御
機能を有するゲート用のＮチヤネルMOSFET１
８のドレイン（またはソース）に接続され、該
MOSFET１８のソース（またはドレイン）はビ
ツトライン８に接続され、そのゲートは書込み制
御信号線１７に接続されている。
次に動作について説明する。メモリセル３０お
よびゲート用のMOSFET６，７はマトリツクス
状に多数配置されており、ランダムアクセス方式
で所定のメモリセルを選択して、これに情報の書
込みならびに読出し動作を行なわしめる。記憶状
態では、ワードライン１０は零に近い電圧にあつ
てMOSFET６，７は非導通状態にあり、
MOSFET１，２，３および４により構成された
メモリセル３０はビツトライン８，９から分離さ
れている。このメモリセル３０はMOSFET１，
２のゲートが“Ｌ”になつている状態が一つの安
定状態で、このときMOSFET１は導通してその
ドレインが“Ｈ”にあり、従つてMOSFET３，
４のゲートは“Ｈ”になり、MOSFET４が導通
してそのドレインは“Ｌ”にある。
よびゲート用のMOSFET６，７はマトリツクス
状に多数配置されており、ランダムアクセス方式
で所定のメモリセルを選択して、これに情報の書
込みならびに読出し動作を行なわしめる。記憶状
態では、ワードライン１０は零に近い電圧にあつ
てMOSFET６，７は非導通状態にあり、
MOSFET１，２，３および４により構成された
メモリセル３０はビツトライン８，９から分離さ
れている。このメモリセル３０はMOSFET１，
２のゲートが“Ｌ”になつている状態が一つの安
定状態で、このときMOSFET１は導通してその
ドレインが“Ｈ”にあり、従つてMOSFET３，
４のゲートは“Ｈ”になり、MOSFET４が導通
してそのドレインは“Ｌ”にある。
この状態のメモリセル３０に情報を書込むに
は、ビツトライン８，９に所望の情報に相当する
電圧を加え、ワードライン１０にはメモリセル３
０をアドレスするための電圧“Ｈ”を加える。
は、ビツトライン８，９に所望の情報に相当する
電圧を加え、ワードライン１０にはメモリセル３
０をアドレスするための電圧“Ｈ”を加える。
今、メモリセル３０に論理“１”を書込むとき
は、まず書込み制御信号線１７に“Ｈ”の電圧を
加えてMOSFET１６，１８を導通させ、情報入
力信号線１３に、その書込みたい論理“１”に相
当する“Ｈ”の電圧を加えることにより
MOSFET１６を介してビツトライン９を“Ｈ”
にし、さらにMOSFET１４，１５のゲートを
“Ｈ”にしてMOSFET１４を非導通にし、
MOSFET１５を導通させることにより
MOSFET１４，１５のドレインが“Ｌ”になつ
てMOSFET１８を介してビツトライン８を
“Ｌ”にする。
は、まず書込み制御信号線１７に“Ｈ”の電圧を
加えてMOSFET１６，１８を導通させ、情報入
力信号線１３に、その書込みたい論理“１”に相
当する“Ｈ”の電圧を加えることにより
MOSFET１６を介してビツトライン９を“Ｈ”
にし、さらにMOSFET１４，１５のゲートを
“Ｈ”にしてMOSFET１４を非導通にし、
MOSFET１５を導通させることにより
MOSFET１４，１５のドレインが“Ｌ”になつ
てMOSFET１８を介してビツトライン８を
“Ｌ”にする。
この際ワードライン１０を“Ｈ”にすると、
MOSFET６，７が導通してビツトライン８，９
の電位がメモリセル３０に印加され、MOSFET
１は非導通、MOSFET２は導通状態となり、こ
れによりスイツチングが起こつてMOSFET１，
２と３，４は状態が反転し、メモリセル３０は
“１”を記憶した状態になる。この動作後、ワー
ドライン１０、書込み制御信号線１７を“Ｌ”に
戻し、情報の書込み動作は終わる。
MOSFET６，７が導通してビツトライン８，９
の電位がメモリセル３０に印加され、MOSFET
１は非導通、MOSFET２は導通状態となり、こ
れによりスイツチングが起こつてMOSFET１，
２と３，４は状態が反転し、メモリセル３０は
“１”を記憶した状態になる。この動作後、ワー
ドライン１０、書込み制御信号線１７を“Ｌ”に
戻し、情報の書込み動作は終わる。
次にメモリセル３０から記憶情報を読出すとき
は、まずワードライン１０に書込み時に加えたも
のと同じ大きさの電圧、即ち“Ｈ”の信号が加え
られ、これによりMOSFET６，７が導通して
MOSFET１１および１２によりビツトライン８
および９に充電されていた電荷がメモリセル３０
の記憶情報により吸収され、これによつてビツト
ライン８および９にメモリセル３０内の記憶情報
に従つて電位差が与えられる。こうしてビツトラ
イン８および９に送り出された記憶情報は、セン
スアンプなどを通して増幅され、外部に出力され
る。
は、まずワードライン１０に書込み時に加えたも
のと同じ大きさの電圧、即ち“Ｈ”の信号が加え
られ、これによりMOSFET６，７が導通して
MOSFET１１および１２によりビツトライン８
および９に充電されていた電荷がメモリセル３０
の記憶情報により吸収され、これによつてビツト
ライン８および９にメモリセル３０内の記憶情報
に従つて電位差が与えられる。こうしてビツトラ
イン８および９に送り出された記憶情報は、セン
スアンプなどを通して増幅され、外部に出力され
る。
この読出し動作の際、ＮチヤネルMOSFET１
１，１２によりあらかじめビツトライン８，９を
“Ｈ”の電圧に充電しておくことは、一般に、寄
生容量の大きなビツトラインにメモリセルと反対
の情報が与えられた状態でMOSFET６，７を導
通させたときに、メモリセルにビツトラインの情
報が誤書込みされることを防止する点で重要であ
る。
１，１２によりあらかじめビツトライン８，９を
“Ｈ”の電圧に充電しておくことは、一般に、寄
生容量の大きなビツトラインにメモリセルと反対
の情報が与えられた状態でMOSFET６，７を導
通させたときに、メモリセルにビツトラインの情
報が誤書込みされることを防止する点で重要であ
る。
従来のこの種の半導体記憶装置は、以上のよう
に構成されているので、情報の読出し時にのみ必
要なビツトラインの充電が常時行なわれているた
め、情報の書込み時において書込み情報と充電電
圧とが衝突を起こし、消費電力の増加ならびに動
作速度の低下などを生じる欠点があつた。
に構成されているので、情報の読出し時にのみ必
要なビツトラインの充電が常時行なわれているた
め、情報の書込み時において書込み情報と充電電
圧とが衝突を起こし、消費電力の増加ならびに動
作速度の低下などを生じる欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、ビツトラインの充
電を、ビツトラインに情報を載せる書込み回路に
より行ない、しかもその充電を、書込み制御信号
線の情報を用いてメモリセルの非書込み時にのみ
行なうことにより、書込み時の装置の高速動作及
び低消費電力化が可能となる半導体記憶装置を提
供することを目的としている。
去するためになされたもので、ビツトラインの充
電を、ビツトラインに情報を載せる書込み回路に
より行ない、しかもその充電を、書込み制御信号
線の情報を用いてメモリセルの非書込み時にのみ
行なうことにより、書込み時の装置の高速動作及
び低消費電力化が可能となる半導体記憶装置を提
供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第２図において、第１図と同一部分は同一符
号を付してある。５０は本実施例における書込み
回路であり、この書込み回路５０において、
CMOSインバータ論理回路１９の出力はビツト
ライン８に接続され、入力はCMOS論理回路２
０の出力に接続されている。同様に、CMOSイ
ンバータ論理回路２３の出力はビツトライン９
に、入力はCMOS論理回路２２の出力に接続さ
れている。CMOS論理回路２０，２２の２入力
のうちの１入力は書込み制御信号線１７に接続さ
れている。CMOS論理回路２０のもう一つの入
力はCMOSインバータ論理回路２１の出力に接
続され、このCMOSインバータ論理回路２１の
入力とCMOS論理回路２２のもう一つの入力は
情報入力信号線１３に接続されている。そしてこ
のように構成された書込み回路５０は、書込み時
情報入力信号線１３を介して外部からい入力され
る書込み情報をビツトライン８および９に伝達
し、非書込み時はこのビツトライン８および９を
電源電圧値まで充電するものとなつている。
る。第２図において、第１図と同一部分は同一符
号を付してある。５０は本実施例における書込み
回路であり、この書込み回路５０において、
CMOSインバータ論理回路１９の出力はビツト
ライン８に接続され、入力はCMOS論理回路２
０の出力に接続されている。同様に、CMOSイ
ンバータ論理回路２３の出力はビツトライン９
に、入力はCMOS論理回路２２の出力に接続さ
れている。CMOS論理回路２０，２２の２入力
のうちの１入力は書込み制御信号線１７に接続さ
れている。CMOS論理回路２０のもう一つの入
力はCMOSインバータ論理回路２１の出力に接
続され、このCMOSインバータ論理回路２１の
入力とCMOS論理回路２２のもう一つの入力は
情報入力信号線１３に接続されている。そしてこ
のように構成された書込み回路５０は、書込み時
情報入力信号線１３を介して外部からい入力され
る書込み情報をビツトライン８および９に伝達
し、非書込み時はこのビツトライン８および９を
電源電圧値まで充電するものとなつている。
次に動作について説明する。今、ワードライン
１０の電圧が“Ｌ”の状態にあり、MOSFET
６，７が非導通状態になり、メモリセル３０を構
成するMOSFET１，２，３，４がビツトライン
８，９から分離されて、なおかつMOSFET１，
２のドレインが“Ｈ”、MOSFET３，４のドレ
インが“Ｌ”でメモリセル３０が安定状態にある
とする。
１０の電圧が“Ｌ”の状態にあり、MOSFET
６，７が非導通状態になり、メモリセル３０を構
成するMOSFET１，２，３，４がビツトライン
８，９から分離されて、なおかつMOSFET１，
２のドレインが“Ｈ”、MOSFET３，４のドレ
インが“Ｌ”でメモリセル３０が安定状態にある
とする。
今、この状態のメモリセル３０に情報“１”を
書込むには、情報入力信号線１３に“１”に相当
する“Ｈ”の電圧を加え、書込み制御信号線１７
を“Ｌ”にする。ここでCMOS論理回路２０，
２２は入力値の論理和を反転して出力する論理回
路であり、CMOS論理回路２０の入力が共に
“Ｌ”であるため出力は“Ｈ”となり、この値を
CMOSインバータ論理回路１９により反転させ
てビツトライン８は“Ｌ”の値になる。同様にビ
ツトライン９はCMOS論理回路２２および
CMOSインバータ論理回路２３により“Ｈ”の
値が加えられる。
書込むには、情報入力信号線１３に“１”に相当
する“Ｈ”の電圧を加え、書込み制御信号線１７
を“Ｌ”にする。ここでCMOS論理回路２０，
２２は入力値の論理和を反転して出力する論理回
路であり、CMOS論理回路２０の入力が共に
“Ｌ”であるため出力は“Ｈ”となり、この値を
CMOSインバータ論理回路１９により反転させ
てビツトライン８は“Ｌ”の値になる。同様にビ
ツトライン９はCMOS論理回路２２および
CMOSインバータ論理回路２３により“Ｈ”の
値が加えられる。
この状態でワードライン１０に“Ｈ”の電圧を
加えMOSFET６，７を導通状態にして
MOSFET１，２のゲートを“Ｈ”、MOSFET
３，４のゲートを“Ｌ”にするとメモリセル３０
に“１”の情報が書込まれることになる。この
後、ワードライン１０を“Ｌ”に、書込み制御信
号線１７を“Ｈ”にすることにより書込み動作が
終了する。
加えMOSFET６，７を導通状態にして
MOSFET１，２のゲートを“Ｈ”、MOSFET
３，４のゲートを“Ｌ”にするとメモリセル３０
に“１”の情報が書込まれることになる。この
後、ワードライン１０を“Ｌ”に、書込み制御信
号線１７を“Ｈ”にすることにより書込み動作が
終了する。
次に、情報の読出し動作について説明する。ま
ず、書込み制御信号線１７に“Ｈ”、ワードライ
ン１０に“Ｌ”の電圧を加える。このとき書込み
制御信号線１７に加えられた“Ｈ”の電圧は
CMOS論理話論理回路２０，２２およびCMOS
インバータ論理回路１９，２３によつてビツトラ
イン８，９共に“Ｈ”の電圧が加えられる。この
状態でワードライン１０を“Ｈ”にすると、
MOSFET６および７が導通状態になり、メモリ
セル３０の記憶情報によりビツトライン８および
９の電荷が吸収され、これによつてビツトライン
８および９にメモリセル３０の記憶情報を送り出
すようにする。そしてビツトライン８および９に
送り出された記憶情報は、センスアンプなどを通
して増幅され、外部に出力される。
ず、書込み制御信号線１７に“Ｈ”、ワードライ
ン１０に“Ｌ”の電圧を加える。このとき書込み
制御信号線１７に加えられた“Ｈ”の電圧は
CMOS論理話論理回路２０，２２およびCMOS
インバータ論理回路１９，２３によつてビツトラ
イン８，９共に“Ｈ”の電圧が加えられる。この
状態でワードライン１０を“Ｈ”にすると、
MOSFET６および７が導通状態になり、メモリ
セル３０の記憶情報によりビツトライン８および
９の電荷が吸収され、これによつてビツトライン
８および９にメモリセル３０の記憶情報を送り出
すようにする。そしてビツトライン８および９に
送り出された記憶情報は、センスアンプなどを通
して増幅され、外部に出力される。
なお、上記実施例では汎用随意書込み読出し記
憶装置の場合について説明したが、本発明は特に
カラム毎に固定パターンとし、カラム毎にセンス
アンプ、書込み回路を有する構造としたCMOS
型ゲートアレイ大規模集積回路では容易に実現で
き、高速化並びに消費電力削減の効果も大きい。
憶装置の場合について説明したが、本発明は特に
カラム毎に固定パターンとし、カラム毎にセンス
アンプ、書込み回路を有する構造としたCMOS
型ゲートアレイ大規模集積回路では容易に実現で
き、高速化並びに消費電力削減の効果も大きい。
以上のように、この発明によればビツトライン
の充電を、ビツトラインに情報を載せる書込み回
路により行ない、しかもその充電を、書込み制御
信号線の情報を用いてメモリセルの非書込み時に
のみに行なうようにしたので、メモリセルの書込
み情報とビツトラインの充電電圧との衝突がな
く、書込み動作の高速化および書込み時の低消費
電力化を達成でき、書込み回路が、非書込み時に
ビツトラインを充電する機能をも有しているた
め、集積度を向上できるとともに、書込み回路に
接続される書込み制御信号線及び情報信号線を近
接配置できるので、パターン回路設計が容易にな
るという効果を有する。
の充電を、ビツトラインに情報を載せる書込み回
路により行ない、しかもその充電を、書込み制御
信号線の情報を用いてメモリセルの非書込み時に
のみに行なうようにしたので、メモリセルの書込
み情報とビツトラインの充電電圧との衝突がな
く、書込み動作の高速化および書込み時の低消費
電力化を達成でき、書込み回路が、非書込み時に
ビツトラインを充電する機能をも有しているた
め、集積度を向上できるとともに、書込み回路に
接続される書込み制御信号線及び情報信号線を近
接配置できるので、パターン回路設計が容易にな
るという効果を有する。
また、この様に構成されたものをCMOS型ゲ
ートアレイ大規模集積回路で実現した場合に、両
線を同じ配線領域にできるので、さらなる集積度
の向上を図れるとともにパターン回路設計が容易
になるものである。
ートアレイ大規模集積回路で実現した場合に、両
線を同じ配線領域にできるので、さらなる集積度
の向上を図れるとともにパターン回路設計が容易
になるものである。
第１図は従来の半導体記憶装置の一部分を示す
回路図、第２図はこの発明の一実施例による半導
体記憶装置の第１図と同じ部分を示す回路図であ
る。 １，３はエンハンスメント型Ｐチヤネル
MOSFET、２，４はエンハンスメント型Ｎチヤ
ネルMOSFET、３０はメモリセル、５は電源端
子、８，９はビツトライン、１３は情報入力信号
線、１７は書込み制御信号線、５０は書込み回
路、１９，２１，２３はCMOSインバータ論理
回路、２０，２２はCMOS反転論理和論理回路
である。なお図中、同一符号は同一又は相当部分
を示す。
回路図、第２図はこの発明の一実施例による半導
体記憶装置の第１図と同じ部分を示す回路図であ
る。 １，３はエンハンスメント型Ｐチヤネル
MOSFET、２，４はエンハンスメント型Ｎチヤ
ネルMOSFET、３０はメモリセル、５は電源端
子、８，９はビツトライン、１３は情報入力信号
線、１７は書込み制御信号線、５０は書込み回
路、１９，２１，２３はCMOSインバータ論理
回路、２０，２２はCMOS反転論理和論理回路
である。なお図中、同一符号は同一又は相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ MOSFETにより構成されたメモリセルと、
該メモリセルへの書込み情報及び読み出し情報を
伝達するためのビツトラインと、上記メモリセル
への書き込み動作を制御するための書込み制御信
号を伝達するための書込み制御信号線と、書込み
情報を伝達するための情報入力信号線と、この情
報入力信号線が接続される第１の入力ノードと上
記書込み制御信号線が接続される第２の入力ノー
ドと上記ビツトラインに接続される出力ノードと
を有し、上記第２の入力ノードに上記書込み制御
信号における書込み動作を示す信号が入力される
と上記第１の入力ノードに入力された上記書込み
情報に応じた情報を上記出力ノードを介して上記
ビツトラインに出力し、上記第２の入力ノードに
上記書込み制御信号における非書込み動作を示す
信号が入力されると上記出力ノードを介して上記
ビツトラインを電源電圧値まで充電する書込み回
路とを備えたことを特徴とする半導体記憶装置。 ２ 書込み回路は出力ノードにその出力端が接続
されたインバータ論理回路を有したことを特徴と
する特許請求の範囲第１項記載の半導体記憶装
置。 ３ 書込み回路は、第１及び第２の入力ノードに
接続され、上記第２の入力ノードに書込み制御信
号における書込み動作を示す信号が入力されると
上記第１の入力ノードに入力された上記書込み情
報に応じた情報を出力し、上記第２の入力ノード
に書込み制御信号における非書込み動作を示す信
号が入力されると非書込み動作に応じた信号を出
力する論理回路と、この論理回路の出力を受け、
出力ノードにその出力端が接続されたインバータ
論理回路を有したことを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151263A JPS6043296A (ja) | 1983-08-17 | 1983-08-17 | 半導体記憶装置 |
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| JP58151263A JPS6043296A (ja) | 1983-08-17 | 1983-08-17 | 半導体記憶装置 |
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Family
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Family Applications (1)
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Patent Citations (2)
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Also Published As
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