JP2542098B2 - Memory cell - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のメモリセル、特にBiCMOS
（バイポーラCMOS）素子のメモリセルに関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a memory cell of a semiconductor integrated circuit, particularly BiCMOS.
The present invention relates to a memory cell of a (bipolar CMOS) device.
第４図は従来のCMOSメモリセルを示す。図において、
１はワード線、2,3はビット線対、5,6はアクセスゲー
ト、7,8および9,10はメモリセルフリップフロップを構
成するCMOSインバータである。FIG. 4 shows a conventional CMOS memory cell. In the figure,
Reference numeral 1 is a word line, 2 and 3 are bit line pairs, 5 and 6 are access gates, and 7 and 8 and 9 and 10 are CMOS inverters forming a memory cell flip-flop.
次に動作について説明する。 Next, the operation will be described.
アクセスゲート5,6はワード線１により選択されたと
きに、メモリセルの内部ノードD,Cとビット線対2,3を導
通する。When selected by the word line 1, the access gates 5 and 6 bring the internal nodes D and C of the memory cell and the bit line pair 2 and 3 into conduction.
書き込み時には、ビット線対2,3を所望の値にする
と、メモリセルの内部ノードD,Cがビット線対2,3と同じ
電位になることにより情報が書き込まれる。At the time of writing, if the bit line pair 2 and 3 is set to a desired value, the internal nodes D and C of the memory cell become the same potential as the bit line pair 2 and 3, and information is written.
読み出し時には、ビット線対2,3を“H"レベルにプリ
チャージした後に、被選択メモリセルに接続されたワー
ド線１を“H"にすると、“L"情報をもつメモリセルノー
ドＤまたはＣに接続されたアクセスゲートを通じてビッ
ト線の電荷が放電される。この結果、ビット線対2,3に
はメモリセルの情報が出力される。At the time of reading, if the word line 1 connected to the selected memory cell is set to “H” after the bit line pair 2 and 3 are precharged to the “H” level, the memory cell node D or C having “L” information. The charge on the bit line is discharged through the access gate connected to. As a result, the memory cell information is output to the bit line pair 2 and 3.
従来のメモリセルは以上のように構成されているの
で、読み出し時のビット線の状態によって、メモリセル
の情報が変化してしまうので、多くの読み出しポートを
持つメモリセルにおいては、プリチャージ回路を多数設
置することが必要で、また読み出し速度が遅いという問
題点があった。Since the conventional memory cell is configured as described above, the information of the memory cell changes depending on the state of the bit line at the time of reading.Therefore, in a memory cell having many read ports, a precharge circuit is required. There is a problem that it is necessary to install a large number and the reading speed is slow.
この発明は上記のような問題点を解消するためになさ
れたもので、読み出し用データ線の状態によりメモリセ
ルの情報が変化しないとともに、読み出し用データ線の
駆動力が大きく、読み出し動作速度の速いメモリセルを
得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and the information in the memory cell does not change depending on the state of the read data line, the driving force of the read data line is large, and the read operation speed is high. The purpose is to obtain a memory cell.
この発明に係るメモリセルは、そのベースがメモリセ
ルフリップフロップの一方の記憶ノードに接続され、そ
のコレクタが電源に接続され、そのエミッタが第１のア
クセスゲートを介して読み出し用データ線に接続された
第１のNPNバイポーラトランジスタと、そのコレクタが
読み出し用データ線に接続され、そのベースが上記メモ
リセルフリップフロップの他方の記憶ノードにより制御
されたNOSトランジスタ及び第２のアクセスゲートを介
して上記読み出し用データ線に接続されるとともに抵抗
を介して接地電位に接続され、そのエミッタが接地電位
に接続された第２のNPNバイポーラトランジスタとを備
えたものである。In the memory cell according to the present invention, the base is connected to one storage node of the memory cell flip-flop, the collector is connected to the power supply, and the emitter is connected to the read data line via the first access gate. The first NPN bipolar transistor, the collector of which is connected to the read data line, and the base of which is controlled by the other storage node of the memory cell flip-flop and the read through the second access gate A second NPN bipolar transistor connected to the data line for use and connected to the ground potential via a resistor, the emitter of which is connected to the ground potential.
この発明に係るメモリセルにおいては、そのベースが
メモリセルフリップフロップの一方の記憶ノードに接続
され、そのコレクタが電源に接続され、そのエミッタが
第１のアクセスゲートを介して読み出し用データ線に接
続れた第１のNPNバイポーラトランジスタと、そのコレ
クタが読み出し用データ線に接続され、そのベースが上
記メモリセルフリップフロップの他方の記憶ノードによ
り制御されたMOSトランジスタ及び第２のアクセスゲー
トを介して上記読み出し用データ線に接続されるととも
に抵抗を介して接地電位に接続され、そのエミッタが接
地電位に接続された第２のNPNバイポーラトランジスタ
とを備えており、上記のバイポーラトランジスタが読み
出し用データ線を駆動するので、データ線の駆動能力が
増大し、かつ、データ線とメモリセルの内部ノードが双
方向の導通をしなくなるので、高速化を実現でき、ま
た、データの読み出しの際には読み出し用データ線を用
いるので、メモリセルの情報が変化することを防止でき
る。In the memory cell according to the present invention, its base is connected to one storage node of the memory cell flip-flop, its collector is connected to the power supply, and its emitter is connected to the read data line via the first access gate. The first NPN bipolar transistor, the collector of which is connected to the read data line, the base of which is controlled by the other storage node of the memory cell flip-flop and the second access gate. The second NPN bipolar transistor is connected to the read data line and is also connected to the ground potential through a resistor, and the emitter of the second NPN bipolar transistor is connected to the ground potential. Since it is driven, the driving ability of the data line is increased and The internal nodes of Moriseru no longer bidirectional conduction, can realize high-speed, also at the time of data reading, since using a read data line, it is possible to prevent the information of the memory cell changes.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１はワード線、2,3はビット線対、
４は読み出し専用ビット線、5,6はアクセスゲート、7,8
と9,10はそれぞれメモリセル・フリップフロップを構成
するCMOSインバータ、11,12はNPNバイポーラトランジス
タ、14は記憶ノードＢの状態によりON/OFFするゲート、
15,16は読み出し専用アクセスゲート、17は抵抗であ
る。In FIG. 1, 1 is a word line, 2 and 3 are bit line pairs,
4 is a read-only bit line, 5 and 6 are access gates, and 7 and 8
, 9 and 10 are CMOS inverters forming memory cell flip-flops, 11 and 12 are NPN bipolar transistors, 14 is a gate that turns on / off depending on the state of the storage node B,
Reference numerals 15 and 16 are read-only access gates, and 17 is a resistor.
第２図はゲートアイソレーションを用いたBiCMOSSOG
ゲートアレイのマスタチップ上に第１図のメモリセル回
路を構成した場合のマスクパターン図である。Figure 2 shows BiCMOSSOG using gate isolation.
It is a mask pattern diagram when the memory cell circuit of FIG. 1 is formed on the master chip of the gate array.
第３図は第２図のパターン図と回路図との対応を示す
図で、第２図と第３図の同一番号が、それぞれ対応する
配線およびトランジスタを示している。FIG. 3 is a diagram showing the correspondence between the pattern diagram of FIG. 2 and the circuit diagram, and the same numbers in FIGS. 2 and 3 indicate the corresponding wirings and transistors, respectively.
18はPMOSトランジスタの列、19はコレクタをＮウエル
と共通に、ベースをPMOSトランジスタ18のＰ+拡散層と
共通にしたNPNバイポーラトランジスタの列、20,21はNM
OSトランジスタの列、22はNPNバイポーラトランジスタ
の列、23はVcc（電源）配線、24はGND（接地）配線、26
は１ベーシックセルである。18 is a row of PMOS transistors, 19 is a row of NPN bipolar transistors having a collector in common with the N well and a base in common with the P + diffusion layer of the PMOS transistor 18, 20 and 21 are NM
OS transistor row, 22 NPN bipolar transistor row, 23 Vcc (power) wiring, 24 GND (ground) wiring, 26
Is one basic cell.
MOSトランジスタ7,8,9,10で構成されるフリップフロ
ップは、１ビットのデータを記憶する。このフリップフ
ロップの入出力をビット線対に接続するためのゲートが
MOSトランジスタ5,6にるアクセスゲートである。アクセ
スゲート5,6は、その導通、非導通をワード線１によっ
て制御される。ビット線対2,3は、ワード線１によって
選択されたメモリセルフリップフロップのデータを読み
出したり、書き込んだりするものである。メモリセルの
記憶ノードA,Bはそれぞれ互いに反転した情報を保持し
ている。いま、ノードＡが“H"の状態のときにワード線
１が選択されると、読み出し専用データ線４に接続され
たアクセストランジスタ15,16が導通する。このとき、
ノードＢが“L"の状態であるので、MOSトランジスタ14
は非導通である。このため、NPNバイポーラトランジス
タ11のベース電圧はVccになる。NPNバイポーラトランジ
スタ12のベース電圧は、MOSトランジスタ14が非導通で
あるので、抵抗17により0Vになる。The flip-flop composed of the MOS transistors 7, 8, 9 and 10 stores 1-bit data. The gate for connecting the input and output of this flip-flop to the bit line pair
This is the access gate of the MOS transistors 5 and 6. The conduction and non-conduction of the access gates 5 and 6 are controlled by the word line 1. The bit line pairs 2 and 3 are for reading and writing data in the memory cell flip-flop selected by the word line 1. The storage nodes A and B of the memory cell hold information that is mutually inverted. Now, when the word line 1 is selected while the node A is in the "H" state, the access transistors 15 and 16 connected to the read-only data line 4 become conductive. At this time,
Since the node B is in the "L" state, the MOS transistor 14
Is non-conducting. Therefore, the base voltage of the NPN bipolar transistor 11 becomes Vcc. The base voltage of the NPN bipolar transistor 12 becomes 0V due to the resistor 17 because the MOS transistor 14 is non-conductive.
したがって、読み出し専用データ線４はアクセスゲー
ト15を介して、NPNトランジスタ11によるエミッタフォ
ロア出力に接続される。このため、読み出し専用データ
線４は“H"に充電される。逆にノードＡが“L"である場
合に、ワード線１が選択されたとき、アクセスゲート1
5,16が導通する。このとき、ノードＢはノードＡの反転
データであるので、ノードＢは“H"である。したがって
NMOSトランジスタ14が導通する。NPNトランジスタ11の
ベースはノードＡが“L"であるので0V、NPNトランジス
タ12のベースは読み出し専用データ線４より、アクセス
ゲート16,NMOSトランジスタ14を介して電流が供給され
る。このベース電流により、NPNトランジスタ12のコレ
クタ電流が流れて、読み出し専用データ線４の電荷が放
電される。Therefore, the read-only data line 4 is connected to the emitter follower output of the NPN transistor 11 via the access gate 15. Therefore, the read-only data line 4 is charged to "H". Conversely, when the word line 1 is selected when the node A is “L”, the access gate 1
5,16 becomes conductive. At this time, since the node B is the inverted data of the node A, the node B is "H". Therefore
The NMOS transistor 14 becomes conductive. Since the node A is "L" at the base of the NPN transistor 11, the base of the NPN transistor 12 is supplied with current from the read-only data line 4 via the access gate 16 and the NMOS transistor 14. Due to this base current, the collector current of the NPN transistor 12 flows, and the charge of the read-only data line 4 is discharged.
以上のように、この発明に係るメモリセルによれば、
そのベースがメモリセルフリップフロップの一方の記憶
ノードに接続され、そのコレクタが電源に接続され、そ
のエミッタが第１のアクセスゲートを介して読み出し用
データ線に接続された第１のNPNバイポーラトランジス
タと、そのコレクタが読み出し用データ線に接続され、
そのベースが上記メモリセルフリップフロップの他方の
記憶ノードにより制御されたMOSトランジスタ及び第２
のアクセスゲートを介して上記読み出し用データ線に接
続されるとともに抵抗を介して接地電位に接続され、そ
のエミッタが接地電位に接続された第２のNPNバイポー
ラトランジスタとを備え、読み出し専用データ線を上記
のバイポーラトランジスタを使用して駆動するようにし
たので、読み出し速度が速く、また読み出し専用データ
線の状態によりメモリセルの記憶データが変化すること
がないメモリセルを得られる効果がある。As described above, according to the memory cell of the present invention,
A first NPN bipolar transistor whose base is connected to one storage node of the memory cell flip-flop, whose collector is connected to the power supply, and whose emitter is connected to the read data line through the first access gate; , Its collector is connected to the read data line,
A MOS transistor whose base is controlled by the other storage node of the memory cell flip-flop;
And a second NPN bipolar transistor connected to the read data line via the access gate and connected to the ground potential via a resistor, and the emitter of which is connected to the ground potential. Since the bipolar transistor is used for driving, there is an effect that a read speed is fast and a memory cell in which the stored data of the memory cell does not change depending on the state of the read-only data line can be obtained.
第１図はこの発明の一実施例によるメモリセルの回路
図、第２図はこの発明の一実施例のマスクパターン図、
第３図は第２図のマスクパターン図の等価回路図、第４
図は従来のメモリセルを示す回路図である。 １はワード線、2,3はビット線対、４は読み出し用デー
タ線、5,6はアクセスゲート7,8及び9,10はメモリセルフ
リップフロップを構成するCMOSインバータ、11,12はNPN
バイポーラトランジスタ、15,16はアクセスゲート、14
はNMOSトランジスタ、17は抵抗である。 なお図中同一符号は同一又は相当部分を示す。FIG. 1 is a circuit diagram of a memory cell according to an embodiment of the present invention, FIG. 2 is a mask pattern diagram of an embodiment of the present invention,
FIG. 3 is an equivalent circuit diagram of the mask pattern diagram of FIG.
The figure is a circuit diagram showing a conventional memory cell. 1 is a word line, 2 and 3 are bit line pairs, 4 is a read data line, 5 and 6 are access gates 7, 8 and 9 and 10 are CMOS inverters forming a memory cell flip-flop, and 11 and 12 are NPN.
Bipolar transistors, 15 and 16 are access gates, 14
Is an NMOS transistor and 17 is a resistor. The same reference numerals in the drawings indicate the same or corresponding parts.
Claims (1)
の一方の記憶ノードに接続され、そのコレクタが電源に
接続され、そのエミッタが第１のアクセスゲートを介し
て読み出し用データ線に接続された第１のNPNバイポー
ラトランジスタと、 そのコレクタが読み出し用データ線に接続され、そのベ
ースが上記メモリセルフリップフロップの他方の記憶ノ
ードにより制御されたMOSトランジスタ及び第２のアク
セスゲートを介して上記読み出し用データ線に接続され
るとともに抵抗を介して接地電位に接続され、そのエミ
ッタが接地電位に接続された第２のNPNバイポーラトラ
ンジスタとを備えたことを特徴とするメモリセル。1. A first memory having a base connected to one storage node of a memory cell flip-flop, a collector connected to a power supply, and an emitter connected to a read data line through a first access gate. NPN bipolar transistor, the collector of which is connected to the read data line and the base of which is controlled by the other storage node of the memory cell flip-flop and the read data line via the second access gate And a second NPN bipolar transistor connected to the ground potential via a resistor, the emitter of which is connected to the ground potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (en) | 1990-01-25 | 1990-01-25 | Memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (en) | 1990-01-25 | 1990-01-25 | Memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222191A JPH03222191A (en) | 1991-10-01 |
| JP2542098B2 true JP2542098B2 (en) | 1996-10-09 |
Family
ID=11945583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017495A Expired - Fee Related JP2542098B2 (en) | 1990-01-25 | 1990-01-25 | Memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542098B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (en) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH01307091A (en) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | Multiport memory |
-
1990
- 1990-01-25 JP JP2017495A patent/JP2542098B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222191A (en) | 1991-10-01 |
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