KR0140214Y1

KR0140214Y1 - 스태틱형 메모리셀

Info

Publication number: KR0140214Y1
Application number: KR2019960030171U
Authority: KR
Inventors: 마사다카 마츠이; 기요후미 오치이
Original assignee: 아오이 죠이치; 가부시키가이샤 도시바
Priority date: 1990-07-25
Filing date: 1996-09-20
Publication date: 1999-04-15

Abstract

본 고안은, 바이폴라트랜지스터와 CMOS회로를 동일 기판상에 형성한 BiCMOS기술에 주로 사용되는 스태틱형 메모리셀(SRAM)에 관한 것이다.

본 고안은, 제1전위전원에 접속된 일단과, 제1내부노드(A)에 접속된 타단을 갖춘 제1저항소자(R₁)와; 상기 제1전위전원에 접속된 일단과, 제2내부노드(B)에 접속된 타단을 갖춘 제2저항소자(R₂); 상기 제1내부노드(A)에 접속된 드레인과, 독출용 워드선(RWL)에 접속된 소오스 및, 상기 제2내부노드(B)에 접속된 게이트를 갖춤과 더불어 제1도전형 채널을 갖춘 제1MOSFET(Q₁); 상기 제2내부노드(B)에 접속된 드레인과, 상기 독출용 워드선(RWL)에 접속된 소오스 및, 상기 제1내부노드(A)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제2MOSFET(Q₂); 상기 제1내부노드(A)에 접속된 드레인과, 제1기록용 비트선(/WBL)에 접속된 소오스 및, 기록용 워드선(WWL)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제3MOSFET(Q₃); 상기 제2내부노드(B)에 접속된 드레인과, 제2기록용 비트선(WBL)에 접속된 소오스 및, 상기 기록용 워드선(WWL)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제4MOSFET(Q₄) 및; 제2전위전원에 접속된 콜렉터와, 상기 제2내부노드(B)에 접속된 제2도전형 베이스 및, 제1독출용 비트선(RBL)에 접속된 에미터를 갖춘 극성형의 제1바이폴라트랜지스터(T₁)를 구비하여 구성된 것을 특징으로 한다.

본 고안에 따르면, 독출용 워드선(RWL)을 ECL논리회로를 사용하여 중간전위로 구동할 수 있기 때문에, 종래의 CMOS용 메모리셀에 비해 사이에 CMOS논리회로가 들어가지 않게 됨에 따라 고속의 독출동작이 가능하게 된다. 또, 메모리셀이 4개의 제1채널형 MOSFET와 1개의 제1극성 바이폴라트랜지스터 및 2개의 저항소자로 형성되기 때문에 단일 도전형 웰내에 메모리셀을 형성할 수 있게 되는 바, 이에 따라 종래의 BiCMOS용 메모리셀에 비해 셀면적이 대폭적으로 작아져서 고집적화(高集積化) 및 대용량화가 가능하게 된다.

Description

스태틱형 메모리셀

제1도 내지 제3도는 본 고안의 각 실시예의 회로도.

제4도, 제5도는 종래예의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

Q₁~Q₄: MOSFET R₁~R₂: 저항

A,B : 노드 T₁,T₂,T_REF: 바이폴라트랜지스터

WWL : 기록용 워드선 RWL : 독출용 워드선

RBL,/RBL : 독출용 비트선쌍 WBL,/WBL : 기록용 비트선쌍

1 : 전원 11,13 : 비교증폭기

[산업상의 이용분야]

본 고안은 스태틱형 메모리셀(SRAM)에 관한 것으로, 특히 바이폴라트랜지스터와 CMOS회로를 동일 기판상에 형성한 BiCOMOS기술에 사용되는 것에 관한 것이다.

[종래의 기술 및 그 문제점]

종래의 기술로서 CMOS SRAM에 잘 사용되는 고저항부하형 4트랜지스터의 스태틱형 메모리셀의 회로도를 제4도에 나타내었는 바, 제4도에서 저항소자(R₁,R₂)와, 교차접속된 N채널형 MOSFET(NMOSFET; Q₁~Q₂)를 각각 정전위전원(1)과 부전위전원(이 경우 접지)의 사이에 형성함으로써 플림플롭으로 구성하여 이것을 기억요소(메모리셀)로 하고, 워드선(WL)이 그 게이트에 접속됨으로써 워드선(W)에 의해 선택제어됨과 더불어 드레인이 플립플롭의 상보형 출력을 취하는 내부노드(A,B)중 어느 한쪽 끝에 접속되고, 소오스가 상보형 비트선쌍(BL,/BL)중 하나에 접속된 억세스트랜지스터(Q₃,Q₄)가 설치되어 있는 점이 이 고저항부하형 메모리셀의 특징이다. 그리고, 독출, 기록 양동작 모두 선택할 메모리셀이 접속된 워드선(WL)을 고전위로 하는 것으로 행하게 되는데, 여기서 독출시에는 비트선쌍(BL,/BL)을 셀데이터가 반전되지 않을 정도의 고전위로 충전시켜 놓고 비트선쌍(BL,/BL)중 노드(A,B)의 저전위측 쪽이 셀전류가 흘러 저전위로 저하되도록 함으로써 그때 BL,/BL에 생기는 전위차를 차동증폭형 센스앰프로 독출한다. 또한, 기록시에는 워드선(WL)을 선택한 후, 외부로부터 BL,/BL로 어느 한쪽을 고전위로 하고 반대쪽을 저전위로 하는 상보형 신호를 전송함으로써 메모리셀의 플립플롭의 기록데이터 변경을 행하게 된다.

이 고저항부하형 메모리셀에서는 선택되지 않은 셀, 즉 대기시의 셀의 워드선은 저전위측전원과 동전위로 할 필요가 있는 바, 이것은 그 이외의 중간전위에서는 억세스트랜지스터(Q₃,Q₄)가 온상태가 됨으로써 비트선으로부터 억세스트랜지스터를 통하여 셀전류가 흘러 대기시에 소비 전류의 증대를 초래하기 때문이다. 따라서, 워드선의 선택제어에는 CMOS논리회로를 사용할 필요가 있다.

이러한 상황은 최근의 초고속대용량 SRAM에 사용되어온 BiCMOS기술을 사용해도 이 메모리셀을 사용하는 한 변하지 않는다. BiCMOS SRAM, 특히 입출력방식을 ECL에 맞춘 ECL BiCMOS SRAM에서는 그 독출속도를 ECL바이폴라 SRAM정도로 고속화하기 위해 주변회로를 모두 CMOS논리회로로 보다 속도가 빠른 ECL논리회로로 구성하는 것이 바람직하다.

그렇지만 상기한 결점 때문에 워드선을 구동하는 회로로서는 CMOS논리회로를 사용할 필요가 있는 바, 이것은 ECL논리회로에서는 원리적으로 저전위전원과 동전위인 출력이 얻어지지 않기 때문이다. 따라서, 워드선구동회로를 COMOS로 하면 구동회로 부분에 ECL을 사용하는 경우에 비해 늦어질 뿐만 아니라 ECL논리레벨을 CMOS논리레벨로 레벨변환할 회로가 필요하게 되어 이 변환시간만큼 독출속도(억세스타임)가 또한 늦어지는 결점이 있게 된다.

이 문제점을 해결하기 위한 수단으로서, 제5도의 회로도와 같은 메모리셀이 제안되어 있다. 이것은 교차결합한 NMOSFET(Q₁,Q₂)와 PMOSFET(Q₅,Q₆)로 플립플롭을 구성하고 있다. 또, NMOSFET(Q₁,Q₂)의 소오스는 부전위전원(이 경우 접지)에 접속되고, PMOSFET(Q₅,Q₆)의 소오스는 독출용 워드선(RWL)에 접속되어 있다. 더욱이, 한쪽의 내부노드(A)는 게이트가 기록용 워드선(WWL)에 접속되면서 기록용 워드선(WWL)에 따라 선택제어되는 억세스트랜지스터(Q₃)를 매개로 기록용 비트선(/WBL)에 접속되어 있고, 다른 한쪽의 내부노드(B)는 베이스가 내부노드(B)에, 콜렉터가 정전위전원에, 에미터가 독출용 비트선(RBL)에 접속된 NPN바이폴라트랜지스터(T₁)를 매개로 독출용 비트선(RBL)에 접속되어 있다. 또, 이 독출용 비트선(RBL)에는 NPN트랜지스터(T_REF), 저항(R_REF), 정전류원(12)을 갖춘 센스앰프(11)가 접속되어 있다.

이 셀의 기록동작은 제4도와 마찬가지로, 기록시에는 기록용 워드선(WWL)을 고전위로 함으로써 내부노드(A)와 기록용 비트선(/WBL)을 접속시키고 기록용 비트선(/WBL)을 외부로부터 고전위 또는 저전위로 함으로써 플립플롭의 기록변경을 행하고, 기록시 이외에는 기록용 워드선(WWL)을 저전위전원과 동전위로 해둔다.

한편, 이 셀의 독출동작은 제4도와 크게 다른 바, 독출시에는 독출용 워드선(RWL)을 대기시보다 고전위로 함으로써 동작을 행한다. 독출용 비트선(RBL)은 센스앰프회로(11)를 매개로 하여 V_REF ^-Vf[Vf는 NPN트랜지스터(T_REF)의 순방향 베이스·에미터간 전위로서 약 0.8V]로 충전되게 되고, RWL의 선택시 전위 V_RWLH는 V_REF보다 고전위로 설정해 놓게 되는바, 이렇게 하면, 셀선택시에 B의 노드가 고전위인 경우에는 NPN바이폴라트랜지스터(T₁)와 센스앰프(T_REF)와의 사이에 차동증폭회로가 구성되어 독출용 비트선(RBL)의 전위가 「V_RWLH ^-Vf V_REF ^-Vf」로 되게 된다. 따라서, 트랜지스터(T_REF)가 컷트오프되어 출력(OUT)이 부하저항(R_REF)에 충전되게 됨으로써 고전위가 출력되게 된다. 한편, B의 노드가 저전위, 즉 저전원전위인 때에는 독출용 비트선(RBL)은 「V_REF ^-Vf」인 상태로 있게 되고, 트랜지스터(T_REF)는 온상태, T₁은 컷트오프상태로 되어 출력(OUT)은 저전위를 출력하게 된다. 이와 같이 메모리셀의 고전위전원을 독출용 워드선(RWL)에 인가하고, 중간전위로 진폭시킴으로써 이 RWL은 ECL논리회로로 구동하는 것이 가능해진다. 따라서, ECL바이폴라 SRAM과 같은 정도의 독출속도가 ECL BiCMOS SRAM으로도 가능해지게 된다.

그러나, 제5도의 메모리셀은 제4도의 메모리셀이 4개의 NMOSFET만으로 구성되어 있는데 반해, 3개의 NMOSFET와 2개의 PMOSFET, 1개의 NPN바이폴라트랜지스터로 구성되기 때문에 셀사이즈가 아무리해도 3~4배 커지게 되어, 바이폴라메모리셀보다는 셀사이즈가 작다고 해도 집적도 향상에 방해가 된다. 그 중에서도 하나의 메모리셀안에 PMOSFET와 NMOSFET를 집적하면, PMOSFET를 집어넣는 N웰영역과 NMOSFET의 P웰영역을 셀안에서 분리해야 하기 때문에 셀사이즈 축소상에 최대의 결점이 된다.

[고안의 목적]

본 고안은 상기한 점을 감안하여 고안된 것으로, ECL논리회로에 의해 워드선의 구동이 가능하고, 더욱이 CMOS메모리셀 만이 대기시 소비전력을 갖추어 메모리셀 사이즈가 CMOS용의 메모리셀에 비해 그다지 크지 않은 스태틱형 메모리셀을 제공함에 그 목적이 있다.

[고안의 구성]

상기 목적을 달성하기 위한 본 고안은, 제1전위전원에 접속된 일단과, 제1내부노드에 접속된 타단을 갖춘 제1저항소자와; 상기 제1전위전원에 접속된 일단과, 제2내부노드에 접속된 타단을 갖춘 제2저항소자; 상기 제1내부노드에 접속된 드레인과, 독출용 워드선에 접속된 소오스 및, 상기 제2내부노드에 접속된 게이트를 갖춤과 더불어 제1도전형 채널을 갖춘 제1MOSFET; 상기 제2내부노드에 접속된 드레인과, 상기 독출용 워드선에 접속된 소오스 및, 상기 제1내부노드에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제2MOSFET; 상기 제1내부노드에 접속된 드레인과, 제1기록용 비트선에 접속된 소오스 및, 기록용 워드선에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제3MOSFET; 상기 제2내부노드에 접속된 드레인과, 제2기록용 비트선에 접속된 소오스 및, 상기 기록용 워드선에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제4MOSFET 및; 제2전위전원에 접속된 콜렉터와, 상기 제2내부노드에 접속된 제2도전형 베이스 및, 제1독출용 비트선에 접속된 에미터를 갖춘 극성형의 제1바이폴라트랜지스터를 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 고안은, 하나의 메모리셀이 하나의 채널형 MOSFET만으로 구성되어 있기 때문에 웰분리영역이 불필요하게 되어 셀사이즈가 축소되고, 또 플립플롭의 제2전위전원을 독출용 워드선으로 함으로써 ECL논리회로에 의한 독출용 워드선구동이 가능해지게 된다.

[실시예]

이하, 예시도면을 참조하여 본 고안에 따른 1실시예를 상세히 설명한다.

제1도는 동실시예의 스태틱형 메모리셀의 회로도인 바, 이것은 상기한 종래예의 것과 대응시킨 경우의 예이므로, 대응하는 각 부분에는 동일한 참조부호를 붙였다.

제1도에서 저항소자(R₁,R₂)와 교차접속된 PMOSFET(Q₁,Q₂)를 부전위전원(여기서는 접지)과 독출용 워드선(RWL)의 사이에 형성하여 플립플롭을 이루고 있는 바, 이것이 기억소자(메모리셀)로 되어 있다. 또, 참조부호 A,B는 플립플롭의 상보형 내부노드쌍이고, 독출용 워드선(RWL)은 대기시, 선택시를 포함하여 메모리셀의 고전위측 전원의 역활을 한다(이것은 칩의 고전위전원과는 다르다). 그리고, 기록용 워드선(WWL)에 의해 게이트가 선택 제어되는 억세스트랜지스터(Q₃,Q₄)가 내부노드(A,B)와 기록용 비트선쌍(WBL,/WBL)의 사이에 각각 접속되어 있다. 또한, NPN형 바이폴라트랜지스터(T₁)가 메모리셀내에 설치되어 있는데, 이는 베이스가 내부노드(B)에 접속되고, 콜렉터가 칩의 고전위전원(1)에 접속되며, 에미터가 독출용 비트선(RBL)에 접속되어 있다. 이와 같이 본 실시예에 있어서는 4개의 PMOSFET와 1개의 NPN바이폴라트랜지스터 및 2개의 저항소자로 스태틱형 메모리셀이 구성되어 있다.

한편, 이 셀의 기록동작은 WWL,WBL,/WBL을 통해서 행해지게 되는 바, 즉 선택된 메모리셀이 접속된 WWL을 저전위로 하게 되면, 메모리셀의 플립플롭과 비트선쌍(WBL,/WBL)이 접속되고, 비트선쌍의 한쪽을 고전위로, 다른 한쪽을 저전위로 함으로써 메모리셀의 기록변경이 행해진다. 또, 기록시 이외에는 WWL을 고전위전원과 동일한 전위로 함으로써 제4도와 같은 CMOS용 메모리셀과 같은 정도의 셀대기시 소비전력을 실현할 수 있게 된다.

또한, 이 셀의 독출동작은 선택된 메모리셀이 연결된 RWL을 대기시보다 고전위로 함으로써 행해지게 된다. 제1도 중에는 센스앰프회로(11)의 일예도 나타내었는 바, RWL은 대기시에는 바이폴라트랜지스터(T_REF)의 베이스에 더해진 참조전위 V_REF를 반영하여 「V_REF ^-Vf」로 충전되게 된다. 또, RWL의 제어는 선택시에는 V_REF보다 높은 고전위 V_REFH( V_REF), 비선택시, 즉 대기시에는 V_REF보다 낮은 저전위 V_REFH( V_REF)로 한다. 그리고, 셀선택에 B노드가 고전위( V_REF)인 경우에는 트랜지스터(T₁, T_REF)로 구성되는 비교용 차동증폭회로에서는 T₁이 온상태가 되고, T_REF가 컷트오프상태로 되기 때문에 센스앰프출력(OUT)은 저항부하(R_REF)에서 충전되어 고전위출력을 낸다. 이것이 1읽기 경우의 독출동작이다. 한편, B노드가 부전위(=VEE)인 경우에는 T₁이 오프상태가 되고, T_REF가 온상태로 되기 때문에 센스앰프출력(OUT)은 저전위출력을 낸다. 이것이 읽기 경우의 독출 동작이다.

이와 같이 독출시, 대기시의 제어는 RWL을 중간전위로 구동하면 되기 때문에 이 독출워드선(RWL)은 ECL논리회로로 구동하는 것이 가능해진다. 따라서, ECL바이폴라 RAM과 같은 정도의 독출시간이 가능해진다. 또, 저항소자(R₁,R₂)는 폴리실리콘등을 사용하여 PMOSFET상에 세로로 쌓아 형성하는 것이 가능하므로 NMOSFET를 사용한 제5도와 비교하여 셀면적의 증가에 무관하게 된다. 그리고, 바이폴라트랜지스터가 온상태로될 때의 베이스전류는 PMOSFET로부터 공급되므로 이 저항소자(R₁,R₂)의 저항치는 내부노드(A,B)의 전하를 보유할 정도로 작으면 좋고, 고저항폴리실리콘을 사용하여 제5도에서의 셀정도로 대기시 소비전력을 낮출 수 있게 된다. 또한, 고저항폴리실리콘 대신에 N형 박막트랜지스터를 사용하면 PMOSFET상에 구성할 수 있어 온상태에서의 저항이 고저항폴리실리콘 보다 2~3단 작아지므로 보다 안정된 동작이 가능해진다.

그리고, NPN트랜지스터는 콜렉터전위가 고전위전원과 동전위로 고정되어 있기 때문에 콜렉터분리영역이 불필요하게 되어 PMOSFET의 N웰영역과 공용할 수 있게 된다. 따라서, 이 메모리셀은 웰분리영역을 제5도와는 달리 전혀 필요로 하지 않고, 완전히 N웰 단일영역에 형성할 수 있게 된다. 그러므로 제4도에 나타낸 것과 같은 종래의 고정부하형 4트랜지스터 메모리셀에 비하여 NPN바이폴라트랜지스터의 베이스영역과 에미터영역분만의 메모리셀의 증가로 그치기 때문에 메모리셀 사이즈의 증대는 제4도에 비해 약 2배정도로 그치고, 제5도에서의 셀사이즈에 비하여 약 25%~50%정도 작게 된다. 또, PMOSFET(Q₂)의 드레인과 바이폴라(T₁)의 외부베이스를 공용하면 셀사이즈를 더욱 축소시킬 수 있게 된다.

제2도는 본 고안의 다른 실시예에 따른 메모리셀의 회로도를 나타낸 것으로, 이것은 제1도의 경우에 더하여 A노드에도 NPN바이폴라트랜지스터(T₂)를 부가한 것인 바, 이는 독출용 비트선도 RBL과 /RBL의 쌍으로 이루어진 바이폴라트랜지스터가 1개 더해진 만큼 셀사이즈가 커지게 되지만, 비트선쌍(RBL,/RBL)에서 차동형 독출동작이 센스앰프(13)로 가능하기 때문에 제1도에서의 경우보다도 속도가 빠른 독출동작이 가능하게 된다.

제3도는 본 고안의 다른 실시예에 따른 메모리셀의 회로도를 나타낸 것으로, 제3도에서는 NMOSFET 4개, PNP바이폴라 트랜지스터 1개, 저항소자 2개로 형성되어 있다. 이와 같이 동일 기판상에 NPN, PNP, CMOS소자가 집적되는 완전 BiCMOS구조에서는 P웰안에 메모리셀을 구성하는 것이 가능하다. 이때, 전위의 접속등은 모두 제1도의 예와 대응된다.

또한 본 고안은 상기 실시예에만 국한되지 않고 각종 응용이 가능하다.

예컨대, PMOSFET를 NMOSFET로, NPN바이폴라트랜지스터를 PNP바이폴라트랜지스터로, 그리고 정전위전원을 부전위전원으로, 부전위전원을 정전위전원으로 바꾸어 놓는 등, 극성을 역전시킨 것을 사용해도 상관없다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[고안의 효과]

이상 설명한 바와 같이 본 고안에 의하면, 독출용의 워드선을 ECL논리회로를 사용하여 중간전위로 구동할 수 있기 때문에 종래의 CMOS용 메모리셀에 비해 사이에 CMOS논리회로가 들어가지 않게 된다. 따라서, 고속의 독출동작이 가능하게 된다. 또한, 메모리셀이 4개의 제1채널형 MOSFET와 1개의 제1극성 바이폴라트랜지스터 및 2개의 저항소자로 형성되기 때문에 단일 도전형 웰내에 메모리셀을 형성할 수 있게 되는 바, 이에 따라 종래의 BiCMOS용 메모리셀에 비해 셀면적이 대폭적으로 작아져서 고집적화(高集積化) 및 대용량화가 가능해지게 된다.

Claims

제1전위전원에 접속된 일단과, 제1내부노드(A)에 접속된 타단을 갖춘 제1저항소자(R₁)와; 상기 제1전위전원에 접속된 일단과, 제2내부노드(B)에 접속된 타단을 갖춘 제2저항소자(R₂); 상기 제1내부노드(A)에 접속된 드레인과, 독출용 워드선(RWL)에 접속된 소오스 및, 상기 제2내부노드(B)에 접속된 게이트를 갖춤과 더불어 제1도전형 채널을 갖춘 제1MOSFET(Q₁); 상기 제2내부노드(B)에 접속된 드레인과, 상기 독출용 워드선(RWL)에 접속된 소오스 및, 상기 제1내부노드(A)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제2MOSFET(Q₂); 상기 제1내부노드(A)에 접속된 드레인과, 제1기록용 비트선(/WBL)에 접속된 소오스 및, 기록용 워드선(WWL)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제3MOSFET(Q₃); 상기 제2내부노드(B)에 접속된 드레인과, 제2기록용 비트선(WBL)에 접속된 소오스 및, 상기 기록용 워드선(WWL)에 접속된 게이트를 갖춤과 더불어 상기 제1도전형 채널을 갖춘 제4MOSFET(Q₄) 및; 제2전위전원에 접속된 콜렉터와, 상기 제2내부노드(B)에 접속된 제2도전형 베이스 및, 제1독출용 비트선(RBL)에 접속된 에미터를 갖춘 극성형의 제1바이폴라트랜지스터(T₁)를 구비하여 구성된 것을 특징으로 하는 스태틱형 메모리셀.
제1항에 있어서, 상기 제1독출용 비트선(RBL)에 접속된 에미터를 갖춘 상기 극성형의 제2바이폴라트랜지스터(T_REF)와, 상기 제1 및 제2바이폴라트랜지스터(T₁,T_REF)를 비교하는 비교증폭기를 더 구비하여 구성된 것을 특징으로 하는 스태틱형 메모리셀.
제2항에 있어서, 상기 제2전위전원에 접속된 콜렉터와, 상기 제1내부노드(A)에 접속된 베이스 및, 제2독출용 비트선(/RBL)에 접속된 에미터를 갖춘 상기 극성형의 제3바이폴라트랜지스터(T₂)를 더 구비하여 구성된 것을 특징으로 하는 스태틱형 메모리셀.
제1항에 있어서, 상기 기록용 워드선(WWL)의 전위가 기록동작동안 상기 제1전위전원의 전위로 설정되고, 기록동작을 수행하도록 상보신호가 상기 제1 및 제2기록용 비트선(/WBL,WBL)에 공급되는 것을 특징으로 하는 스태틱형 메모리셀.
제1항에 있어서, 선택된 독출용 워드선의 전위의 절대값이 독출동작 동안 비선택 독출용 워드선의 전위 보다 더 큰 것을 특징으로 하는 스태틱형 메모리셀.
제3항에 있어서, 상기 제1독출용 비트선(RBL)의 전위를 상기 제2독출용 비트선(/RBL)의 전위와 비교하기 위한 센스앰프를 더 구비하여 구성된 것을 특징으로 하는 스태틱형 메모리셀.
제2항에 있어서, 상기 기록용 워드선(WWL)의 전위가 기록동작 동안 상기 제1전위전원의 전위로 설정되고, 기록동작을 수행하도록 상보신호가 상기 제1 및 제2기록용 비트선(/WBL,WBL)에 공급되는 것을 특징으로 하는 스태틱형 메모리셀.
제2항에 있어서, 선택된 독출용 워드선의 전위의 절대값이 독출동작 동안 비선택 독출용 워드선의 전위 보다 더 큰 것을 특징으로 하는 스태틱형 메모리셀.
제1항에 있어서, 상기 제1도전형이 N도전형이고, 상기 극성이 NPN 극성형인 것을 특징으로 하는 스태틱형 메모리셀.
제1항에 있어서, 상기 제1도전형이 P도전형이고, 상기 극성이 PNP 극성형인 것을 특징으로 하는 스태틱형 메모리셀.