JPH01307091A - マルチポートメモリ - Google Patents

マルチポートメモリ

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JPH01307091A
JPH01307091A JP63138002A JP13800288A JPH01307091A JP H01307091 A JPH01307091 A JP H01307091A JP 63138002 A JP63138002 A JP 63138002A JP 13800288 A JP13800288 A JP 13800288A JP H01307091 A JPH01307091 A JP H01307091A
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Japan
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memory cell
data
word line
cell group
line
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JP63138002A
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Inventor
Kumiko Fujimori
久美子 藤森
Hiroshi Shinohara
尋史 篠原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、1組のメモリセルの配列に複数のポートから
同時にデータの書込み又は読出しが可能なマルチポート
メモリに関するものである。
〔従来の技術〕
第2図は、従来の4語×4ビット構成のマルチポートメ
モリのメモリセルと周辺回路の配置・配線図である。同
図において、1は1ビットのデータを保持するメモリセ
ルで、ここでは4行4列のアレイ状に配置されている。
このアレイを以下メモリセルアレイと呼ぶ。2a、  
2bはデコーダである。デコーダ2aには入力端子WA
O,WAIから書込みアドレスデータが入力され、デコ
ーダ2aの出力端子に書込みワード線15が接続されて
いる。デコーダ2bには入力端子RAQ、RAlから読
出しアドレスデータが入力され、デコーダ2bの出力端
子には読出しワード線9が接続されている。3は書込み
回路で、データ入力端子D■0〜DI3(以下、総括的
又は共通的には[データ入力端子DIJという)から書
き込むべきデータが入力され、その出力端子は各々1つ
ずつ書込みビット線13と接続されている。4はセンス
アンプで、その入力端子には各々1つずつ続出しビット
綿14が接続されており、データ出力端子DOO〜DO
3(以下、総括的又は共通的には[データ出力端子DO
Jという)に読み出したデータを出力する。書込みワー
ド線15、読出しワード線9はメモリセルアレイ内を行
方向に貫通しており、各々は対応する行上の全ての列の
メモリセル1と接続されている。書込みビット線13、
読出しビット線14はメモリセルアレイ内を列方向に貫
通しており、各々は対応する列上の全ての行のメモリセ
ル1と接続されている。
また、入力端子WAO,WA1.書込みビット線13.
書込みワード線15.データ入力端子D■0〜DI3.
デコーダ2a、書込み回路3は書込みポートを構成し、
入力端子RAO,RAI。
読出しビット線14.読出しワード線9.データ出力端
子DOO〜DO3,デコーダ2b、センスアンプ4は読
出しボークを構成する。
第3図は、メモリセル1の回路およびメモリセル1とビ
ット線、ワード線各々との接続状態を表わす回路図であ
る。インバータ回路16aの入力端子とインバータ回路
16bの出力端子が接続されてデータ保持ノードとして
の端子Aを形成し、同様にインバータ回路16aの出力
端子とインバータ回路16bの入力端子が接続されてデ
ータ保持ノードとしての端子Bを形成している。なお、
端子Aはアクセスゲート(トランスミッションゲ−))
18aを通して書込みビット線13と接続される。17
は端子B上の信号を入力とする伝達インバータで、出力
端子Cはアクセスゲート18bを通して読出しビット線
14と接続される。アクセスゲート18bのゲート入力
は読出しワード19からの入力である。
第2図から明らかな通り、書込みビット線13、読出し
ビット線14の各々にデータ入力端子D1、データ出力
端子Doは1つずつ対応している。
第4図は書込み回路3の一例で、2段のインバータから
なる。
第5図はセンスアンプ4の一例で、2段のインバータと
入カブルアツブゲートからなる。
第6図はセンスアンプ4の他の例で、電流センス型であ
る。
次に動作について説明する。データの書込みは書込みポ
ートで行なう。書き込みべきデータはデータ入力端子D
IO−DI3に外部から与えられ、その値に応じて書込
みビット線13は書込み回路3により「1」又は「0」
にドライブされる。4語のうち書き込むべき語は、入力
端子WAO,WA1からの書込みアドレスデータによっ
て指定される。デコーダ2aはそれをデコードし、入力
データの値の組合せに応じて書込みワード線15のうち
1本を「1」、他3本を「0」とする。したがって、「
1」となった書込みワード線15に接続されていたメモ
リセル1にあるアクセスゲートleaは導通し、書込み
ビット線13と端子Aが電気的に接続される。書込み回
路3の出力抵抗とアクセスゲート18aのオン抵抗の和
をインパーク16bの出力抵抗より小さく設定しである
ため、端子A、Hの初期値に関係なく、アクセスゲート
18aが導通しさえすれば、端子Aの値はデータ入力端
子010〜D13よりの書き込むべきデータにドライブ
された書込みビット線13の値と同じになる。これで書
込みが終了する。一方、書込みワード線15を「0」に
すれば、書込みビット線13と端子Aは電気的にしゃ断
され、インバータ16a、16bからなるフリップフロ
ップにより、書込みワード線15が「1」から「0」に
なる直前の端子A、Hの値が保持される。従って、デコ
ーダ2aの作用により「0」となった書込みワード線1
5とつながっているメモリセルlには新しいデータが書
き込まれない。
データの読出しは読出しポートで行なう。4語のうち読
み出すべき語は、入力端子RAO,RA1からの読出し
アドレスデータにより指定される。
デコーダ2bはそれをデコードし、人力データの値の組
合せに応じて、読出しワード′fIA9のうち1本を「
1」とし、他3本を「0」とする。従って、「1」とな
った読出しワード線9に接続されていたメモリセル1に
あるアクセスゲート18bは導通し、読出しビット線1
4と端子Bは伝達インバータ17.アクセスゲート18
bを介して電気的に接続される。これより読出しビット
114は端子Bの値の反転すなわち端子Aの値にドライ
ブされ、この値はセンスアンプ4によって検知増幅され
、データ出力端子DOO〜DO3に出力される。
上記伝達インバータ17のB端子側から見た入力インピ
ーダンスは極めて高いので、読出しビット線14の初期
値が端子Cを経由して端子Bに伝達されることはない。
従って、読出し動作によりインバータ16a、16bか
らなるフリップフロップに保持される端子A、Hの値が
反転することはない。
〔発明が解決しようとする課題〕
従来のマルチポートメモリは以上のように構成されてい
るので、書込みワード線が「1」になると、メモリセル
アレイ内の対応する行の全ての列のメモリセルはデータ
が書き込まれる。このため、1行に1語を対応させ、1
列に1ビットを対応させる必要があった。
この結果、メモリセルアレイの行列比に自由度がなく、
1ビットに対応して配置する書込み回路とセンスアンプ
の幅が狭く、レイアウトが困難で、かつ高さも高くなり
、面積が増大することなどや、1本のワード線につなが
るメモリセル全部が活性化されることから、1行の全列
のメモリセルに電源から電流が流れ込み、列数の増大に
つれてビット線の充放電による消費電流が大きくなるな
どの問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、メモリセフレアレイをn (2
以上の自然数)個に分割し、1つのメモリセルアレイの
m(2以上の自然数)列を1ビットに対応させ、かつ全
列の1 / n列のメモリセル群を活性化させることの
できるマルチポートメモリを得ることにある。
〔課題を解決するための手段〕
このような目的を達成するために本発明によるマルチポ
ートメモリは、データ保持ノードを有し1ビットのデー
タを保持するメモリセルをマトリクス状に配置したメモ
リセルアレイの複数列を2以上の自然数nに分割して配
列したn個のメモリセル群と、このn個のメモリセル群
を選択する情報を解読する第1と第2の列デコーダと、
この第1と第2の列デコーダの出力端子に接続され各メ
モリセル群のうち特定のものを選択する第1と第2のメ
モリセル群選択線と、アクセスすべきメモリセル群の行
アドレス情報を解読する第1と第2の行デコーダと、第
1の行デコーダの出力端子に接続され複数のメモリセル
群にわたって配置されたワード線と、メモリセル群選択
線の選択信号と前置ワード線の出力信号に基づいて活性
化されメモリセル群内に制限して配置された書込みワー
ド線と、第2の行デコーダの出力端子に接続された読出
しワード線と、書き込むべきデータを入力するデータ入
力端子と、読み出したデータを出力するデータ出力端子
と、メモリセルの列方向に貫通する第1と第2のビット
線とを備え、第1のビット線がデータ入力端子からの入
力データに応じた値にドライブされ且つ書込みワード線
により第1のビット線とデータ保持ノード間の電気的論
理的接続が制御されることにより第1のビット線、前置
ワード線、書込みワード線、第1のメモリセル群選択線
、データ入力端子は第1のポートを形成し、メモリセル
によるデータ保持ノードの値に応じた値への第2のビッ
ト線のドライブ又は非ドライブが読出しワード線により
制御され第2のビット線の値に応じた値が出力端子から
出力されることにより第2のビット線、読出しワード線
、第2のメモリセル群選択線、データ出力端子は第2の
ポートを形成するようにしたものである。
〔作用〕
本発明によるマルチポートメモリは、メモリセルアレイ
の1行中の全列のうち1 / n列のメモリセル群の書
込みワード線のみ「1」となり、メモリ外部からのデー
タがそのメモリセル群のメモリセルに書き込まれる。
〔実施例〕
以下、本発明によるマルチポートメモリの一実施例を図
を用いて説明する。
第1図は本発明によるマルチポートメモリの一実施例を
示すブロック系統図であり、n−2,4語×4ビット構
成、書込みポートと読出しポートの合計2ポートの場合
を示す。
第1図において、メモリセル1は2行8列で、列単位に
2個のメモリセル群に分割されたメモリセルアレイを構
成している。2c、2dは行デコーダ、2e、2fは列
デコーダである。行デコーダ2Cには入力端子WA2か
ら書込み行アドレスデータが入力され、かつその出力端
子に行方向に貫通する前置ワード線5が接続されている
。行デコーダ2dには入力端子RA2から読出し行アド
レスデータが入力され、かつその出力端子には読出しワ
ード線9が接続されている。読出しワード線9は行方向
に貫通しており、各々対応する打上の全列の8個のメモ
リセル1と接続されている。
列デコーダ2eには入力端子WA3からメモリセル群選
択データが入力され、かつその出力端子には第1のメモ
リセル群選択線6a、6bが接続されている。列デコー
ダ2fも同様に入力端子RA3からメモリセル群選択デ
ータが入力され、かつその出力端子には第2のメモリセ
ル群選択線10a、lQbが接続されている。7は前置
ワード線5の出力信号とメモリセル群選択線6a、6b
の選択信号との論理積をとる2人力ANDゲートで、そ
の出力端子には1つのメモリセル群内の一行のみを活性
化する書込みワード線8が接続されている。
書込みワード線8はメモリセル群内を行に平行して貫通
しており、各々対応する打上でメモリセル群内の4個の
全列メモリセル1と接続されている。lla〜llhは
NMO3のトランスミッションゲートで、一方の端子は
各々第1のビット線としての書込みビット線13a〜1
3hと接続され、他方の端子は2つのトランスミッショ
ンゲートの端子がまとまって書込み回路33〜3dのう
ちの1つの出力端子と接続される。すなわち、トランス
ミッションゲートllaとlieの両端子が書込み回路
3aの出力端子と接続され、同様に、他のトランスミッ
ションゲートllbとllfが書込み回路3b、トラン
スミッションゲート11Cとl1gが書込み回路3C1
トランスミッションゲート11dとllhが書込み回路
3dの出力端子と接続されている。
トランスミッションゲー)12a−12hも同様で、一
方の端子は各々第2のビット線としての読出しビット線
14a〜14hと接続され、他方の端子は2つのトラン
スミッションゲートの端子がまとまってセンスアンプの
うちの1つの入力端子と接続される。すなわち、トラン
スミッションゲート12aと12eの両端子がセンスア
ンプ4aの入力端子と接続され、同様に、他のトランス
ミッションゲート12bと12fがセンスアンプ4b1
 トランスミッションゲート12cと12gがセンスア
ンプ4C1トランスミッションゲート12dと12hが
センスアンプ4dの入力端子と接続されている。なお、
トランスミッションゲート11a〜lidのゲート入力
はメモリセル群選択線6aの選択信号である。他も同様
で、トランスミッションゲートl1g〜llhはメモリ
セル群選択線6b1 トランスミッションゲート12a
〜12dはメモリセル群選択線10a、)ランスミッシ
ョンゲート12e〜12hはメモリセル群選択線10b
から信号を受ける。また、書込みビット線13a〜13
h、読出しビット線14a〜14hは従来例と同様の方
法でメモリセル1と接続されている。− 次に、上記実施例の動作を説明する。まず、書込みポー
トについて説明する。従来例と同様、書き込むべきデー
タはデータ入力端子DIO−DI3に外部から与えられ
る。列デコーダ2eは入力端子WA3からのメモリセル
群選択データをデコードして、メモリセル群選択線6a
、6bのどちらかをrlJにする。このことより、書込
み回路33〜3dによって外部からの入力データに応じ
て「0」かrlJにドライブされる書込みビ、2ト線は
13a−13dか又は13e〜13hということになり
、充放電される書込みビット線が半減する。行デコーダ
2cは入力端子WA2からの書込み行アドレスデータを
デコードし、前置ワード線5のうち1本を「1」とする
。メモリセル群選択線5a、5bの選択信号と前置ワー
ド線5の出力信号の論理積を2人力ANDゲート7で出
力させた結果、唯一の「1」を出力した2人力ANDゲ
ートの出力端子に接続された書込みワード線が活性化さ
れ、その書込みワード線に接続されたアクセスゲート1
8aを通してメモリセルlに入力データが書き込まれる
次に、読出しポートについて説明する。列デコーダ2f
は入力端子RA3からのメモリセル群選択データをデコ
ードしてメモリセル群選択線10a、lQbのどちらか
を「1」にする、また行デコーダ2dは入力端子RA2
からの読出し行アドレスデータをデコードし、読出しワ
ード線9のうち1本を「1」とする。メモリセル群選択
線10a、lQbの選択信号と読出しワード線9の出力
信号より成るメモリセル群内の成る行の4個のメモリセ
ル1からのデータがセンスアンプ43〜4dによって検
知増幅され、データ出力端子DOO〜DO3に出力され
る。
なお、メモリセル1内におけるデータ書込み、読出し手
順は従来例と変わるところがない。
上記実施例では書込みワード線のみ分割したが、第7図
に示すように、続出しワード線にも適用可能である。第
7図で、7a、7bはANDゲートである。こうするこ
とによって、続出し時のビット線充放電による消費電力
を半減させることができる。
また、上記実施例では書込みビット線にトランスミッシ
ョンゲートをつけているが、書込みワード線でメモリセ
ル群を選択しているので、第8図に示すように取り除い
てもよい。しかし、面積がやや小さめになる反面、書込
み回路のドライブ力に負担がかかり、遅延時間が増す可
能性がある。
さらに、上記実施例では入出力端子を交互に配置してい
るが、第9図に示すように、入力端子、出力端子をそれ
ぞれまとめてしまってもよい。
なお、上記実施例では4語×4ビット構成の書込みポー
トと読出しポートの2ポート、2分割のものについて説
明したが、これらの数字は自然数i、j、に、nを用い
て一般化が可能である。すなわち、i語×jビット、書
込みポート又は読出し書込み共用ポートを少なくとも1
つ含むにポート、n個に分割されるメモリセルアレイと
いうようにである。
また、第10図に示すように、行デコーダ2cに前置ワ
ード線イネーブル信号WEを人力するようにすると、信
号WEが「1」ならば通常のデコーダとして動作し、信
号WEが「O」ならば全前置ワード線が「0」となり、
全てのメモリセルのデータが保持される。
上述した方法をポート数2以外のマルチポートメモリに
適用することもできる。書込みlポート、読出し2ポー
トの計3ポートの場合のメモリセルの回路を第11図に
示す、同図において、9a。
9bは読出しワード線、13は書込みビット線、14a
、14bは読出しビット線、15a、15bは書込みワ
ード線、16ap、16anおよび16bp、16bn
はインバータ16aおよびl6bを構成するトランジス
タ、17はインバータ、18a、18ba、18bbは
トランスミッションゲートである。
マルチポートメモリはそれ自身を単体でLSI化する場
合もあるが、第12図に示すように、AL U (Ar
ithmetic Logic Unit>やシフタと
ともにマイクロプロセッサのデータバスを形成する場合
が多い。一般にALUやシフタは1ビットあたり製造ウ
ェハプロセスデザインルールの50〜100倍の幅を要
するのに対し、メモリセルアレイの1列の幅はデザイン
ルールの15〜30倍ですむ。したがって、ALUやシ
フタの1ビットあたりのメモリセルアレイ列数を2〜4
にすれば、マルチポートメモリとALUやシフタ間でビ
ットあたりの幅を余分なすきまなく同一にすることが可
能となる。
これらを密着させてレイアウトした例を第13図に示す
。同図で、20はデコーダ、21は制御回路、22はマ
ルチポートメモリ、23はALU。
24はシフタであり、破線で区切られた領域が1ビット
幅に相当する。
また、従来例および実施例のメモリセル1として2つの
インバータ16a、16bから成るフリップフロップを
有するものを示したが(第3図、第11図参照)、第1
4図に示すように、電荷蓄積容量25に蓄えられた電荷
の有無でデータの値を判別するダイナミック形であって
もよい。この場合、読出しビット線14に出力される値
は書込みビット線13から以前に書き込まれた値の反転
になるので、書込み回路3又はセンスアンプ4でデータ
を再反転しておく必要がある。
〔発明の効果〕 以上説明したように本発明によるマルチポートメモリは
、ワード線を分割して活性化するようにしたことにより
、次に示すような効果がある。
■メモリセルアレイのレイアウトの縦横比に自由度がで
き、行数減少が可能で、1ビットあたりの列数が増し、
書込み回路、センスアンプ等の周辺回路のレイアウトが
容易となり、かつ高さが低くなる。
■書込みビット線および読出しビット線の長さが短くな
り、かつ行選択を階層的に行なうことにより、直流電源
路のある列数を減少できるため、ビット線の充放電に要
する遅延時間と消費電力が小さくなる。
■ALU等の組合せによるデータバスのレイアウトが容
易となり、かつ面積が小さくなる。
【図面の簡単な説明】
第1図は本発明によるマルチポートメモリの第1の実施
例を示すブロック系統図、第2図は従来のマルチポート
メモリを示すブロック系統図、第3図はメモリセルの回
路図、第4図は書込み回路の回路図、第5図および第6
図はセンスアンプの回路図、第7図〜第9図は本発明に
よるマルチポートメモリの第2〜第4の実施例を示すブ
ロック系統図、第1θ図は書込み用の行デコーダの回路
図、第11図は3ポートメモリのメモリセルの回路図、
第12図および第13図は本発明によるマルチポートメ
モリをデータバスに集積化した例を示すブロック系統図
およびレイアウト図、第14図はダイナミックメモリセ
ルの回路図である。 1・・・メモリセル、2c〜2f・・・デコーダ、3a
〜3d・・・書込み回路、4a〜4d・・・センスアン
プ、5・・・前置ワード線、6a、6b・・・第1のメ
モリセル群選択線、7・・・ANDゲート、8・・・書
込みワード線、9・・・読出しワード線、10a、10
b・・・第2のメモリセル群選択線、lla〜llh、
12a〜12h・・・トランスミッションゲー)、13
a〜13h・・・第1のビット線、14a〜14h・・
・第2のビット線、WA2.WA3.RA2.RA3・
・・入力端子、DIO〜DI3・・・データ入力端子、
DOO〜DO3・・・データ出力端子。

Claims (1)

    【特許請求の範囲】
  1. データ保持ノードを有し1ビットのデータを保持するメ
    モリセルをマトリクス状に配置したメモリセルアレイの
    複数列を2以上の自然数nに分割して配列したn個のメ
    モリセル群と、このn個のメモリセル群を選択する情報
    を解読する第1と第2の列デコーダと、この第1と第2
    の列デコーダの出力端子に接続され各メモリセル群のう
    ち特定のものを選択する第1と第2のメモリセル群選択
    線と、アクセスすべきメモリセル群の行アドレス情報を
    解読する第1と第2の行デコーダと、前記第1の行デコ
    ーダの出力端子に接続され複数のメモリセル群にわたっ
    て配置された前置ワード線と、前記メモリセル群選択線
    の選択信号と前記前置ワード線の出力信号に基づいて活
    性化され前記メモリセル群内に制限して配置された書込
    みワード線と、前記第2の行デコーダの出力端子に接続
    された読出しワード線と、書き込むべきデータを入力す
    るデータ入力端子と、読み出したデータを出力するデー
    タ出力端子と、前記メモリセルの列方向に貫通する第1
    と第2のビット線とを備え、前記第1のビット線が前記
    データ入力端子からの入力データに応じた値にドライブ
    され且つ前記書込みワード線により前記第1のビット線
    と前記データ保持ノード間の電気的論理的接続が制御さ
    れることにより前記第1のビット線、前記前置ワード線
    、前記書込みワード線、前記第1のメモリセル群選択線
    、前記データ入力端子は第1のポートを形成し、前記メ
    モリセルによる前記データ保持ノードの値に応じた値へ
    の前記第2のビット線のドライブ又は非ドライブが前記
    読出しワード線により制御され前記第2のビット線の値
    に応じた値が前記出力端子から出力されることにより前
    記第2のビット線、前記読出しワード線、前記第2のメ
    モリセル群選択線、前記データ出力端子は第2のポート
    を形成するマルチポートメモリ。
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