JPS6233393A - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
- Publication number
- JPS6233393A JPS6233393A JP60171853A JP17185385A JPS6233393A JP S6233393 A JPS6233393 A JP S6233393A JP 60171853 A JP60171853 A JP 60171853A JP 17185385 A JP17185385 A JP 17185385A JP S6233393 A JPS6233393 A JP S6233393A
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- Japan
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- gate
- mos transistors
- drain
- memory cell
- pair
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、不揮発性メモリ部を備えた半導体Ｒ’ＡＭ
メモリ装置に関する。
メモリ装置に関する。
従来の不揮発性メモリ部を備えた半導体ＲＡＭメモリ装
置としては、特開昭５５−１０１１９２号公報に記載の
ものがある。この従来の半導体不揮発性メモリ装置は、
バイステーブルフリップ７０ツブ（Ｆ、Ｆ、）回路によ
るスタティック形ＲＡＭ用メモリセルに対し、読み出し
、書き込み用パストランジスタと幾つかのキャパシタと
の不揮発性メモリ部を備えている。そして、電源ＯＦＦ
時にはキャパシタの言分分割によりパストランジスタの
同値電圧ＶＴＲを変化させ、ＲＡＭ用メモリセルの内容
を不揮発性メモリ部に書き込み、逆に電源ＯＮ時にはこ
の不揮発性メモリ部よりデータをＲＡＭ用メモリセルに
回復する構成をとっている。
置としては、特開昭５５−１０１１９２号公報に記載の
ものがある。この従来の半導体不揮発性メモリ装置は、
バイステーブルフリップ７０ツブ（Ｆ、Ｆ、）回路によ
るスタティック形ＲＡＭ用メモリセルに対し、読み出し
、書き込み用パストランジスタと幾つかのキャパシタと
の不揮発性メモリ部を備えている。そして、電源ＯＦＦ
時にはキャパシタの言分分割によりパストランジスタの
同値電圧ＶＴＲを変化させ、ＲＡＭ用メモリセルの内容
を不揮発性メモリ部に書き込み、逆に電源ＯＮ時にはこ
の不揮発性メモリ部よりデータをＲＡＭ用メモリセルに
回復する構成をとっている。
ところが、このような従来の半導体不揮発性メモリ装置
の場合、多数のキャパシタの容量分割により電位を決め
ることによりメモリ部に書き込みを行ない、ノードに接
続される容量の大小関係で電源ＯＮ時の読み出しを行な
うので、各種キャパシタを設計するのが複雑であ〜す、
またスタティック形ＲＡＭ用メモリセルの設計も容量の
アンバランスを考慮に入れるためにむずかしいものとな
り、さらに多数のキャパシタを含むためにメモリセルの
面積の節減が図りにくい問題があった。
の場合、多数のキャパシタの容量分割により電位を決め
ることによりメモリ部に書き込みを行ない、ノードに接
続される容量の大小関係で電源ＯＮ時の読み出しを行な
うので、各種キャパシタを設計するのが複雑であ〜す、
またスタティック形ＲＡＭ用メモリセルの設計も容量の
アンバランスを考慮に入れるためにむずかしいものとな
り、さらに多数のキャパシタを含むためにメモリセルの
面積の節減が図りにくい問題があった。
（発明の目的〕
この発明は、このような従来の問題に鑑みてなされたも
ので、スタティック形ＲＡＭ用メモリセルの端子に一方
のドレインと他方、のゲートとがそれぞれ接続された一
対の薄膜フローティングゲート形ＭＯＳトランジスタを
接続し、この一対の薄膜フローティングゲート形ＭＯＳ
トランジスタの閾値電圧の変化によりＲＡＭ用メモリセ
ルの内容を不揮発性メモリ部に書き込み、またこの閾値
電圧から不揮発性メモリ部の内容をスタティック形ＲＡ
Ｍ用メモリセルに読み出すようにし、多数のキャパシタ
を用いることなく不揮発性メモリ部を構成することを目
的とする。
ので、スタティック形ＲＡＭ用メモリセルの端子に一方
のドレインと他方、のゲートとがそれぞれ接続された一
対の薄膜フローティングゲート形ＭＯＳトランジスタを
接続し、この一対の薄膜フローティングゲート形ＭＯＳ
トランジスタの閾値電圧の変化によりＲＡＭ用メモリセ
ルの内容を不揮発性メモリ部に書き込み、またこの閾値
電圧から不揮発性メモリ部の内容をスタティック形ＲＡ
Ｍ用メモリセルに読み出すようにし、多数のキャパシタ
を用いることなく不揮発性メモリ部を構成することを目
的とする。
この発明は、高電圧レベルと低電圧レベルをそれぞれ２
個の端子にラッチするスタティック形ＲＡＭ用メモリセ
ルに対し、前記２個の端子に、一方のドレインとゲート
がそれぞれ他方のゲートとドレインに接続され、ゲート
絶縁膜中に電荷を保持する為の７０−ティングゲートを
有する一対のＭｏＳトランジスタの各ドレインを接続し
、この２個のＭＯＳ Ｉ−ランジスタのソースを共通に
接続して成る半導体不揮発性メモリ装置である。
個の端子にラッチするスタティック形ＲＡＭ用メモリセ
ルに対し、前記２個の端子に、一方のドレインとゲート
がそれぞれ他方のゲートとドレインに接続され、ゲート
絶縁膜中に電荷を保持する為の７０−ティングゲートを
有する一対のＭｏＳトランジスタの各ドレインを接続し
、この２個のＭＯＳ Ｉ−ランジスタのソースを共通に
接続して成る半導体不揮発性メモリ装置である。
以下、この発明の実施例を図に基づいて詳説する。第１
図に示すようにスタティック形ＲＡＭ用メモリセル１０
は、高耐圧化されたバイステーブルＦ、Ｆ、回路によっ
て構成され、一対のディプリーション形ＭＯＳトランジ
スタ１１．１２、一対のエンハンスメント形ＭＯＳトラ
ンジスタ１３゜１４を有する。またこのＲＡＭ用タモリ
セル１０の読み出し、書き込み用高耐圧パストランジス
タ１５．１６がビット線ＢＬ、ＢＬとこのメモリセル１
０との間に接続されている。上記各パストラ゛ンジスタ
１５．１６のゲートはワード線ＷＬに接続されている。
図に示すようにスタティック形ＲＡＭ用メモリセル１０
は、高耐圧化されたバイステーブルＦ、Ｆ、回路によっ
て構成され、一対のディプリーション形ＭＯＳトランジ
スタ１１．１２、一対のエンハンスメント形ＭＯＳトラ
ンジスタ１３゜１４を有する。またこのＲＡＭ用タモリ
セル１０の読み出し、書き込み用高耐圧パストランジス
タ１５．１６がビット線ＢＬ、ＢＬとこのメモリセル１
０との間に接続されている。上記各パストラ゛ンジスタ
１５．１６のゲートはワード線ＷＬに接続されている。
不揮発性メモリ部２０は、一方のゲートが他方のドレイ
ンにそれぞれ接続（クロスカップル）され、ゲート絶縁
膜中に電荷を保持する為の薄膜フローティングゲートを
有する一対のＭｏＳトランジスタ２１．２２により構成
されており、該一対のＭＯＳ トランジスタ２１．２２
のトレインは各々高耐圧性の接続用ＭＯＳトトランジス
タ２３．２４を介してＲＡＭ用メモリセル１０の書き込
み、読み出しラインに接続されている。ここでＭＯＳト
ランジスタ２１．２２はそれぞれ高電位に耐えられるよ
う高耐圧化されている。
ンにそれぞれ接続（クロスカップル）され、ゲート絶縁
膜中に電荷を保持する為の薄膜フローティングゲートを
有する一対のＭｏＳトランジスタ２１．２２により構成
されており、該一対のＭＯＳ トランジスタ２１．２２
のトレインは各々高耐圧性の接続用ＭＯＳトトランジス
タ２３．２４を介してＲＡＭ用メモリセル１０の書き込
み、読み出しラインに接続されている。ここでＭＯＳト
ランジスタ２１．２２はそれぞれ高電位に耐えられるよ
う高耐圧化されている。
又、前記ＲＡＭ用メモリセル１０は電源線３１に接続さ
れ、不揮発性メモリ部２０の接続用ＭＯＳトランジスタ
２３．２４のゲートはコントロール線３２に接続され、
薄膜フローティングゲート形ＭＯＳトランジスタ２１．
２２のソースは共にコントロール線３３に接続されてい
る。
れ、不揮発性メモリ部２０の接続用ＭＯＳトランジスタ
２３．２４のゲートはコントロール線３２に接続され、
薄膜フローティングゲート形ＭＯＳトランジスタ２１．
２２のソースは共にコントロール線３３に接続されてい
る。
上記構成の半導体不揮発性メモリ装置の動作を次に説明
する。
する。
第２図に示すように、電源線３１に通常電圧ＶＣＣが印
加されているＯＮ状態では、コントロール線３２の電位
を０■とすることにより、不揮発性メモリ部２０はスタ
ティック形ＲＡＭ用メモリセル１０から切離され、メモ
リセル１０は通常のバイステーブルＦ、Ｆ、回路として
動作を続ける。
加されているＯＮ状態では、コントロール線３２の電位
を０■とすることにより、不揮発性メモリ部２０はスタ
ティック形ＲＡＭ用メモリセル１０から切離され、メモ
リセル１０は通常のバイステーブルＦ、Ｆ、回路として
動作を続ける。
電源ＯＦＦ時には不揮発性メモリ部２ｏに書き込みが行
なわれる。それには、まず電源線３１とコントロール線
３２の電位を所定時間Ｔ高電位Ｖ１）ｌ）（１８〜２５
Ｖ）、又コントロール線３３の電位をフローティング状
態とすることにより、スタティック形ＲＡＭ用メモリセ
ル１ｏの記憶データに従ってノードＮ１ （Ｎ１ ′）
、Ｎ２ （Ｎ２Ｎ電位が決定される。すなわち、通常Ｒ
ＡＭ動作において、例えばＮ１がＶＣ０１Ｎ２がＯＶの
場合、Ｎｌ”はＶｐｐ、Ｎ２−はＯＶとなる。この結果
、ＭＯＳトランジスタ２１のゲートにＯｖ１ドレインに
ＶＯｐが加わり、電子がそのフローティングゲートより
・薄膜を通じてドレインに流され、このＭＯＳトランジ
スタ２１の閾値電圧ＶＴ）Ｉが下がる。
なわれる。それには、まず電源線３１とコントロール線
３２の電位を所定時間Ｔ高電位Ｖ１）ｌ）（１８〜２５
Ｖ）、又コントロール線３３の電位をフローティング状
態とすることにより、スタティック形ＲＡＭ用メモリセ
ル１ｏの記憶データに従ってノードＮ１ （Ｎ１ ′）
、Ｎ２ （Ｎ２Ｎ電位が決定される。すなわち、通常Ｒ
ＡＭ動作において、例えばＮ１がＶＣ０１Ｎ２がＯＶの
場合、Ｎｌ”はＶｐｐ、Ｎ２−はＯＶとなる。この結果
、ＭＯＳトランジスタ２１のゲートにＯｖ１ドレインに
ＶＯｐが加わり、電子がそのフローティングゲートより
・薄膜を通じてドレインに流され、このＭＯＳトランジ
スタ２１の閾値電圧ＶＴ）Ｉが下がる。
他方、ＭＯＳトランジス外２２については、そのゲート
にＶｐｐ、ドレインにＯＶが加わり、電子がフローティ
ングゲートに注入され、閾値電位ＶＴＨが上がる。
にＶｐｐ、ドレインにＯＶが加わり、電子がフローティ
ングゲートに注入され、閾値電位ＶＴＨが上がる。
このようにして、ＲＡ Ｍ用メモリセル１０の記憶内容
は不揮発性メモリ部２Ｏｆ、−ＭＯＳトランジスタ２１
−．２２の閾値電圧の差として書き込まれる。
は不揮発性メモリ部２Ｏｆ、−ＭＯＳトランジスタ２１
−．２２の閾値電圧の差として書き込まれる。
次にＲＡＭ用メモリセル１０の電源が回復した場合は、
電源線３１、コントロール線３２．３３の電位をＶｃｃ
（コントロール線３２は所定時間後○Ｖとなる）とする
ことにより、閾値電圧ＶＴＨが高くなったＭＯＳトラン
ジスタ２２はＯＦＦ、ＶＴＨが低いＭＯＳトランジスタ
２１はＯＮとなり、ノードＮ１をＶＣＣ、ノードＮ２を
ＯＶにし、元のデータをＲＡＭ用メモリセル１０に回復
させることができる。
電源線３１、コントロール線３２．３３の電位をＶｃｃ
（コントロール線３２は所定時間後○Ｖとなる）とする
ことにより、閾値電圧ＶＴＨが高くなったＭＯＳトラン
ジスタ２２はＯＦＦ、ＶＴＨが低いＭＯＳトランジスタ
２１はＯＮとなり、ノードＮ１をＶＣＣ、ノードＮ２を
ＯＶにし、元のデータをＲＡＭ用メモリセル１０に回復
させることができる。
したがって、この不揮発性メモリ装置では、電ａＯＮ時
にはＲＡＭ用メモリセル１０がスタティックにＲＡＭ動
作を行ない、電源ＯＦＦには不揮発性メモリ部２０がＲ
ＡＭ用メモリセル１０の記憶内容を書き込み、不揮発性
メモリとして保持しておくことができる。
にはＲＡＭ用メモリセル１０がスタティックにＲＡＭ動
作を行ない、電源ＯＦＦには不揮発性メモリ部２０がＲ
ＡＭ用メモリセル１０の記憶内容を書き込み、不揮発性
メモリとして保持しておくことができる。
尚、この発明の実施例に使用する素子のチャンネルを変
更づることは勿論、この発明の技術的範囲に含まれる。
更づることは勿論、この発明の技術的範囲に含まれる。
またスタティック形ＲＡ ｒＶＩ用メセメモリヒル１０
抵抗素子とエンハンスメント形Ｍ○Ｓトランジスタから
成る通常のＦ、Ｆ、回路によって構成することも可能で
あり、限定されない。
抵抗素子とエンハンスメント形Ｍ○Ｓトランジスタから
成る通常のＦ、Ｆ、回路によって構成することも可能で
あり、限定されない。
（発明の効果）
この発明はスタティック形ＲＡＭ用メモリセルに不揮発
性メモリ部を接続しているので、スタティックにＲＡＭ
ｌＦＩＩ作できるのは勿論のこと、電源ＯＦＦ時には不
揮発性メモリとしてデータの保持ができる。しかも、一
方のドレインとゲートとがそれぞれ他方のゲー１−とド
レイン石に接続され、ゲート絶縁膜中に電荷を保持ザる
ためのフローティングゲートを有する一対のＭＯＳトラ
ンジスタを用いているために従来のように多数のキャパ
シタを必要とせず、回路構成が簡略化できてメモリセル
の面積の節減が可能となるとともに製造時のバラツキに
対しても信頼性を島くすることができる。
性メモリ部を接続しているので、スタティックにＲＡＭ
ｌＦＩＩ作できるのは勿論のこと、電源ＯＦＦ時には不
揮発性メモリとしてデータの保持ができる。しかも、一
方のドレインとゲートとがそれぞれ他方のゲー１−とド
レイン石に接続され、ゲート絶縁膜中に電荷を保持ザる
ためのフローティングゲートを有する一対のＭＯＳトラ
ンジスタを用いているために従来のように多数のキャパ
シタを必要とせず、回路構成が簡略化できてメモリセル
の面積の節減が可能となるとともに製造時のバラツキに
対しても信頼性を島くすることができる。
第１図はこの発明の一実施例の回路図、第２図は上記回
路の動作を示す電圧波形図である。 １０・・・スタティック形ＲＡＭ用メモリセル１１．１
２・・・ディプリーション形ＭＯＳトランジスタ １３．１４・・・エンハンスメント形ＭＯＳトランジス
タ １５．１６・・・高耐圧パストランジスタ２０・・・不
揮発性メモリ部 ２１．２２・・・薄膜フローティングゲートを有するＭ
ＯＳトランジスタ ２３．２４・・・高耐圧パストランジスタ３１・・・電
源線 ３２．３３・・・コントロール線 第１図 第２図 ＯＮｎ
路の動作を示す電圧波形図である。 １０・・・スタティック形ＲＡＭ用メモリセル１１．１
２・・・ディプリーション形ＭＯＳトランジスタ １３．１４・・・エンハンスメント形ＭＯＳトランジス
タ １５．１６・・・高耐圧パストランジスタ２０・・・不
揮発性メモリ部 ２１．２２・・・薄膜フローティングゲートを有するＭ
ＯＳトランジスタ ２３．２４・・・高耐圧パストランジスタ３１・・・電
源線 ３２．３３・・・コントロール線 第１図 第２図 ＯＮｎ
Claims (1)
- 高電圧レベルと低電圧レベルをそれぞれ２個の端子にラ
ッチするスタティック形ＲＡＭ用メモリセルに対し、前
記２個の端子に、一方のドレインとゲートがそれぞれ他
方のゲートとドレインに接続され、ゲート絶縁膜中に電
荷を保持する為のフローティングゲートを有する一対の
ＭＯＳトランジスタの各ドレインを接続し、この２個の
ＭＯＳトランジスタのソースを共通に接続して成る半導
体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171853A JPS6233393A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171853A JPS6233393A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233393A true JPS6233393A (ja) | 1987-02-13 |
Family
ID=15930989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171853A Pending JPS6233393A (ja) | 1985-08-06 | 1985-08-06 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233393A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883279B2 (en) | 2000-12-01 | 2005-04-26 | Tateyama Aluminum Industry Co., Ltd. | Outdoor window |
| JP2008192287A (ja) * | 2007-02-06 | 2008-08-21 | Magnachip Semiconductor Ltd | 半導体メモリ装置 |
| US7663917B2 (en) | 2003-06-17 | 2010-02-16 | Nxp B.V. | Non-volatile static memory cell |
-
1985
- 1985-08-06 JP JP60171853A patent/JPS6233393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883279B2 (en) | 2000-12-01 | 2005-04-26 | Tateyama Aluminum Industry Co., Ltd. | Outdoor window |
| US7663917B2 (en) | 2003-06-17 | 2010-02-16 | Nxp B.V. | Non-volatile static memory cell |
| JP2008192287A (ja) * | 2007-02-06 | 2008-08-21 | Magnachip Semiconductor Ltd | 半導体メモリ装置 |
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