JPS5919435A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5919435A JPS5919435A JP57127713A JP12771382A JPS5919435A JP S5919435 A JPS5919435 A JP S5919435A JP 57127713 A JP57127713 A JP 57127713A JP 12771382 A JP12771382 A JP 12771382A JP S5919435 A JPS5919435 A JP S5919435A
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- emitter
- semiconductor integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係シ、特にＣＭＯＳトラ
ンジスタ及びバイポーラトランジスタからなる高速で低
消費電力の半導体集積回路装置に関する。
ンジスタ及びバイポーラトランジスタからなる高速で低
消費電力の半導体集積回路装置に関する。
従来のＣＭＯＳトランジスタのみを使用した論理回路を
第１図に示す。ここでは２人力ＮＡＮＤについて示す。
第１図に示す。ここでは２人力ＮＡＮＤについて示す。
この２人力ＮＡＮＤ回路は、２つの並列接続されたＰＭ
Ｏ８トランジスタ（以下ＰＭＯ８）２００゜２０１と２
つの直列接続されたＮＭＯ８）ランリスタ（以下ＮＭＯ
８）２０２，２０３とから構成される。入力２０４と２
０５が共にパ１”レベルであるとＮＭＯ８２０２，２０
３がオン状態になシ、ＰＭＯ８２００，・２０１はオフ
状態になる。したがって出力２０６は″′０＃レベルと
なる。入力２０４あるいは２０５のどちらか一方が６０
″レベルで必るとＰＭＯ８２０１６るいは２００のどち
らか一方がオン状態になシ、ＮＭＯ８２０２あるいは２
０３のどちらか一方がオフ状態になる。したがって出力
２０６は６１″レベルとなる。この動作で判るように入
力レベルが″１”か０”レベルに決まると電源２０７か
ら接地までに導電バスを作ることはない。故に０Ｍ０８
回路は低消費電力という特長を有している。しかしＭＯ
Ｓの伝達コンダクタンスがバイポーラトランジスタに比
して小さいため、負荷容量が大きいとその充放電に時間
がかかり、スピードが遅くなる欠点があった。
Ｏ８トランジスタ（以下ＰＭＯ８）２００゜２０１と２
つの直列接続されたＮＭＯ８）ランリスタ（以下ＮＭＯ
８）２０２，２０３とから構成される。入力２０４と２
０５が共にパ１”レベルであるとＮＭＯ８２０２，２０
３がオン状態になシ、ＰＭＯ８２００，・２０１はオフ
状態になる。したがって出力２０６は″′０＃レベルと
なる。入力２０４あるいは２０５のどちらか一方が６０
″レベルで必るとＰＭＯ８２０１６るいは２００のどち
らか一方がオン状態になシ、ＮＭＯ８２０２あるいは２
０３のどちらか一方がオフ状態になる。したがって出力
２０６は６１″レベルとなる。この動作で判るように入
力レベルが″１”か０”レベルに決まると電源２０７か
ら接地までに導電バスを作ることはない。故に０Ｍ０８
回路は低消費電力という特長を有している。しかしＭＯ
Ｓの伝達コンダクタンスがバイポーラトランジスタに比
して小さいため、負荷容量が大きいとその充放電に時間
がかかり、スピードが遅くなる欠点があった。
第２図は従来のバイポーラトランジスタのみによる２人
力ＮＡＮＤ回路を示す。
力ＮＡＮＤ回路を示す。
この２人力ＮＡＮＤ回路はマルチエミッタのＮＰＮバイ
ポーラトランジスタ（以後ＮＰＮと略す）３００、ＮＰ
Ｎ３０１，３０２，３０３、ダイオード３０４、それに
抵抗３０５，３０６，３０７゜３０８から構成される。
ポーラトランジスタ（以後ＮＰＮと略す）３００、ＮＰ
Ｎ３０１，３０２，３０３、ダイオード３０４、それに
抵抗３０５，３０６，３０７゜３０８から構成される。
入力３０９，３１０が共に１１″レベルの時、ＮＰＮ３
００のペース、エミッタ腕台は逆バイアスされるので、
抵抗３０５に流れるベース電流はＮＰＮ３０１のベース
電流となる。したがってＮＰＮ３０１はオンとなり、抵
抗３０７の非接地側端子電位が上昇しＮＰＮ３０３はオ
ンとなるので出力３１１は”０”レベルとなる。なおこ
の時、抵抗３０６の電源３１２と反対側の端子電位が低
下するのでＮＰＮ３０２はオフとなる。一方、入力３０
９，３１０のうちどちらかが１０＃レベルの時はＮＰＮ
３００のペース、エミッタ接合は順バイアスされ、抵抗
３０５を流れるベース電流は大部分人力３０９または３
１Ｏに流れ込むのでＮＰＮ３００は飽和状態となる。し
たがってＮＰＮ３０１のベースへは入力３０９または３
１０の″′Ｏ″レベルがほぼそのまま伝達され、ＮＰＮ
３０１はオフとなるので、ＮＰＮ ３０３がオフとなる
。一方抵抗３０６の電源３１２と反対側の端子の電位が
上昇するのでＮＰＮ３０２がオンとなり、ＮＰＮ３０２
のエミッタ電流が負荷全充電し、出力３１１は”１＃レ
ベルとなる。
００のペース、エミッタ腕台は逆バイアスされるので、
抵抗３０５に流れるベース電流はＮＰＮ３０１のベース
電流となる。したがってＮＰＮ３０１はオンとなり、抵
抗３０７の非接地側端子電位が上昇しＮＰＮ３０３はオ
ンとなるので出力３１１は”０”レベルとなる。なおこ
の時、抵抗３０６の電源３１２と反対側の端子電位が低
下するのでＮＰＮ３０２はオフとなる。一方、入力３０
９，３１０のうちどちらかが１０＃レベルの時はＮＰＮ
３００のペース、エミッタ接合は順バイアスされ、抵抗
３０５を流れるベース電流は大部分人力３０９または３
１Ｏに流れ込むのでＮＰＮ３００は飽和状態となる。し
たがってＮＰＮ３０１のベースへは入力３０９または３
１０の″′Ｏ″レベルがほぼそのまま伝達され、ＮＰＮ
３０１はオフとなるので、ＮＰＮ ３０３がオフとなる
。一方抵抗３０６の電源３１２と反対側の端子の電位が
上昇するのでＮＰＮ３０２がオンとなり、ＮＰＮ３０２
のエミッタ電流が負荷全充電し、出力３１１は”１＃レ
ベルとなる。
この様なバイポーラトランジスタ回路では、大きな電流
を低インピーダンス回路に流し込んだｐ１流し出したシ
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は０Ｍ０８回路に比べて
かなり劣る。一方、スピードは高い伝達コンダクタンス
特性のため速いという特長を有している。
を低インピーダンス回路に流し込んだｐ１流し出したシ
するので消費電力が大きい欠点がある。集積度に関して
もバイポーラトランジスタ回路は０Ｍ０８回路に比べて
かなり劣る。一方、スピードは高い伝達コンダクタンス
特性のため速いという特長を有している。
以上述べてきｆｃＣＭＯ８回路、バイポーラ回路の欠点
を補うために、第３図に示す様なインバータ回路が知ら
れている。このインバータはＰＭＯ８５０、ＮＭＯ８５
１，ＮＰＮ５３．ＰＮＰバイポーラトランジスタ（以下
ＰＮＰと略す）５４から成る。入力５５が１０″レベル
の時、ＰＭＯ８５０はオンとな！ＯＮＭＯ８５１はオフ
となる。したがってＮＰＮ５３とＰＮＰ５４のベース電
位が上昇し、ＮＰＮ５３はオンとなｐ ＰＮＰ ５４は
オフとなシ、・ 出力５６は１１”レベルとなる。入
力５５が１１”レベルの時、ＰＭＯ８５０はオフとなす
ＮＭＯ８５１はオンとなる。したがってＮＰＮ５３とＰ
ＮＰ５４のベース電位が低下し、ＮＰＮ５３はオフと（
９） な＃）ＰＮＰ５４はオンとなυ、出力５６は″ＯＨレベ
ルとなる。しかし、ＮＰＮ５３あるいはＰＮＰ５４をオ
フにする時、ベースに蓄積された蓄積電荷の引き抜きに
時間ヲ賛し、スイッチング速度が上がらない問題点があ
る。
を補うために、第３図に示す様なインバータ回路が知ら
れている。このインバータはＰＭＯ８５０、ＮＭＯ８５
１，ＮＰＮ５３．ＰＮＰバイポーラトランジスタ（以下
ＰＮＰと略す）５４から成る。入力５５が１０″レベル
の時、ＰＭＯ８５０はオンとな！ＯＮＭＯ８５１はオフ
となる。したがってＮＰＮ５３とＰＮＰ５４のベース電
位が上昇し、ＮＰＮ５３はオンとなｐ ＰＮＰ ５４は
オフとなシ、・ 出力５６は１１”レベルとなる。入
力５５が１１”レベルの時、ＰＭＯ８５０はオフとなす
ＮＭＯ８５１はオンとなる。したがってＮＰＮ５３とＰ
ＮＰ５４のベース電位が低下し、ＮＰＮ５３はオフと（
９） な＃）ＰＮＰ５４はオンとなυ、出力５６は″ＯＨレベ
ルとなる。しかし、ＮＰＮ５３あるいはＰＮＰ５４をオ
フにする時、ベースに蓄積された蓄積電荷の引き抜きに
時間ヲ賛し、スイッチング速度が上がらない問題点があ
る。
本発明の目的は以上述べてきｆｃｃＭＯ８回路、バイポ
ーラ回路及びそれらの複合回路の欠点を補い、０ＭＯ８
）ランリスタ及びバイポーラトランジスタからなる高速
で低消費電力の半導体集積回路装置を提供するにある。
ーラ回路及びそれらの複合回路の欠点を補い、０ＭＯ８
）ランリスタ及びバイポーラトランジスタからなる高速
で低消費電力の半導体集積回路装置を提供するにある。
本発明は、０Ｍ０８回路の低消費電力特性及びバイポー
ラ回路の高スピード特性に着目し、両ゲートを組合せた
複合回路により高速で低消費電力の回路を得ようとする
ものである。
ラ回路の高スピード特性に着目し、両ゲートを組合せた
複合回路により高速で低消費電力の回路を得ようとする
ものである。
そのため、ＮＰＮバイポーラトランジスタと 。
ＰＮＰバイポーラトランジスタのコレクタ同志が接続さ
れ、該ＰＮＰトランジスタのエミッタが電源端子に、該
ＮＰＮ ？ランリスタのエミッタが接地電位である固定
電位端子につながれた相補形出力段と、０Ｍ０８回路か
ら成る論理回路及びバイボ（ｌＯ） −ラトランリスタを駆動する回路と、蓄積電荷を引き抜
く回路素子とから構成される。ここで回路素子とは、抵
抗分を有する素子であれば良い。そして該駆動回路の同
相出力を該ＮＰＮ、ＰＮＰバイポーラトランジスタのベ
ースに入力することに ′より、高入力インピーダン
ス、低出力インピーダンス回路を実現する。この場合、
電界効果トランジスタとバイポーラトランジスタはダー
リントン接続され、大きな伝達コンダクタンスを得るこ
とがてきる。
れ、該ＰＮＰトランジスタのエミッタが電源端子に、該
ＮＰＮ ？ランリスタのエミッタが接地電位である固定
電位端子につながれた相補形出力段と、０Ｍ０８回路か
ら成る論理回路及びバイボ（ｌＯ） −ラトランリスタを駆動する回路と、蓄積電荷を引き抜
く回路素子とから構成される。ここで回路素子とは、抵
抗分を有する素子であれば良い。そして該駆動回路の同
相出力を該ＮＰＮ、ＰＮＰバイポーラトランジスタのベ
ースに入力することに ′より、高入力インピーダン
ス、低出力インピーダンス回路を実現する。この場合、
電界効果トランジスタとバイポーラトランジスタはダー
リントン接続され、大きな伝達コンダクタンスを得るこ
とがてきる。
本発明の第１の特徴とするところは、エミッタが電源端
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ゲートが入力端子に、ドレイン及びソースが
それぞれ上記ＰＮＰバイポーラトランジスタのコレクタ
とソースとに接続されるＰ型電界効果トランジスタと、
ゲートが上記入力端子に、ドレイン及びソースがそれぞ
れ上記ＮＰＮバイポーラトランジスタのコ（１１） レクタとベースとに接続されるＮ型電界効果トランジス
タと、上記ＰＮＰバイポーラトランジスタのベースとエ
ミッタとの間に設けられる第１の回路素子と、上記ＮＰ
Ｎバイポーラトランジスタのベースとエミッタとの間に
設けられる第２の回路素子とを具備することにある。
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ゲートが入力端子に、ドレイン及びソースが
それぞれ上記ＰＮＰバイポーラトランジスタのコレクタ
とソースとに接続されるＰ型電界効果トランジスタと、
ゲートが上記入力端子に、ドレイン及びソースがそれぞ
れ上記ＮＰＮバイポーラトランジスタのコ（１１） レクタとベースとに接続されるＮ型電界効果トランジス
タと、上記ＰＮＰバイポーラトランジスタのベースとエ
ミッタとの間に設けられる第１の回路素子と、上記ＮＰ
Ｎバイポーラトランジスタのベースとエミッタとの間に
設けられる第２の回路素子とを具備することにある。
本発明の第２の特徴とするところは、エミッタが電源端
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ｋ個（ｋ≧２）の入力端子と、各ゲートがそ
れぞれ異なる上記入力端子に、各ドレイン及び各ソース
が上記ＰＮＰバイポーラトランジスタのコレクタとベー
スとの間に並列にそれぞれ接続されるに個のＰ型電界効
果トランジスタと、各ゲートがそれぞれ異なる上記入力
端子に、各ドレイン及び各ソースが上記ＮＰＮバイポー
ラトランジスタのコレクタとベースとの間に直列にそれ
ぞれ接続されるに個のＮ型電界効果トランジスタと、上
記ＰＮＰバイボ（１２） 一うトランジスタのベースとエミッタとの間に設けられ
る第１の回路素子と、上記ＮＰＮバイポーラトランジス
タのベースとエミッタとの間に設けられる第２の回路素
子とを具備することにある。
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ｋ個（ｋ≧２）の入力端子と、各ゲートがそ
れぞれ異なる上記入力端子に、各ドレイン及び各ソース
が上記ＰＮＰバイポーラトランジスタのコレクタとベー
スとの間に並列にそれぞれ接続されるに個のＰ型電界効
果トランジスタと、各ゲートがそれぞれ異なる上記入力
端子に、各ドレイン及び各ソースが上記ＮＰＮバイポー
ラトランジスタのコレクタとベースとの間に直列にそれ
ぞれ接続されるに個のＮ型電界効果トランジスタと、上
記ＰＮＰバイボ（１２） 一うトランジスタのベースとエミッタとの間に設けられ
る第１の回路素子と、上記ＮＰＮバイポーラトランジス
タのベースとエミッタとの間に設けられる第２の回路素
子とを具備することにある。
本発明の第３の特徴とするところは、エミッタが電源端
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ｋ個（ｋ≧２）の入力端子と、各ゲートがそ
れぞれ異なる上記入力端子に、各ドレイン及び各ソース
が上記ＰＮＰバイポーラトランジスタのコレクタトベー
スとの間に直列にそれぞれ接続されるに個のＰ型電界効
果トランジスタと、各ゲートがそれぞれ異なる上記入力
端子に、各ドレイン及び各ソースが上記ＮＰＮバイポー
ラトランジスタのコレクタとベースとの間に並列にそれ
ぞれ接続されるに個のＮ型電界効果トランジスタと、上
記ＰＮＰバイボー２トランジスタのベースとエミッタと
の間に設けられる第１の回路素子と、上Ｒｅ Ｎ Ｐ
Ｎバイボー（１３） ラトランリスタのベースとエミッタとの間に設けられる
第２の回路素子とを具備することにある。
子に、コレクタが出力端子に接続されるＰＮＰバイポー
ラトランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続されるＮＰＮバイポーラトラン
ジスタと、ｋ個（ｋ≧２）の入力端子と、各ゲートがそ
れぞれ異なる上記入力端子に、各ドレイン及び各ソース
が上記ＰＮＰバイポーラトランジスタのコレクタトベー
スとの間に直列にそれぞれ接続されるに個のＰ型電界効
果トランジスタと、各ゲートがそれぞれ異なる上記入力
端子に、各ドレイン及び各ソースが上記ＮＰＮバイポー
ラトランジスタのコレクタとベースとの間に並列にそれ
ぞれ接続されるに個のＮ型電界効果トランジスタと、上
記ＰＮＰバイボー２トランジスタのベースとエミッタと
の間に設けられる第１の回路素子と、上Ｒｅ Ｎ Ｐ
Ｎバイボー（１３） ラトランリスタのベースとエミッタとの間に設けられる
第２の回路素子とを具備することにある。
以下、本発明を実施例によって詳細に説明する。
（実施例１）
第４図は、インバータの実施例である。
第４図に於いて、１４は、エミッタが電源端子に、コレ
クタが出力端子１７に接続はれるＰＮＰバイポーラトラ
ンジスタ（以下単にＰＮＰと称す）、１５は、コレクタ
が出力端子１７に、エミッタが接地電位ＧＮＤである固
定電位端子に接続される第２のＮＰＮバイポーラトラン
ジスタ（以下単にＮＰＮと称す）、１０は、ゲートが入
力端子１６に、ドレイン及びソースがそれぞれＰＮＰ１
４のコレクタとベースとに接続されるＰ型絶縁ゲート電
界効果トランジスタ（以下単にＰＭＯ８と称す）、１１
は、ゲートが入力端子１６に、ドレイン及びソースがＮ
ＰＮ１５のコレクタとベースとに接続されるＮ型絶縁ゲ
ート電界効果トランジスタ（以下単にＮＭＯ８と称す）
、１２及び１３は、ＰＮＰ１４及びＮＰＮ１５のベース
とエミッタと（１４） の間にそれぞれ設けられる抵抗である。
クタが出力端子１７に接続はれるＰＮＰバイポーラトラ
ンジスタ（以下単にＰＮＰと称す）、１５は、コレクタ
が出力端子１７に、エミッタが接地電位ＧＮＤである固
定電位端子に接続される第２のＮＰＮバイポーラトラン
ジスタ（以下単にＮＰＮと称す）、１０は、ゲートが入
力端子１６に、ドレイン及びソースがそれぞれＰＮＰ１
４のコレクタとベースとに接続されるＰ型絶縁ゲート電
界効果トランジスタ（以下単にＰＭＯ８と称す）、１１
は、ゲートが入力端子１６に、ドレイン及びソースがＮ
ＰＮ１５のコレクタとベースとに接続されるＮ型絶縁ゲ
ート電界効果トランジスタ（以下単にＮＭＯ８と称す）
、１２及び１３は、ＰＮＰ１４及びＮＰＮ１５のベース
とエミッタと（１４） の間にそれぞれ設けられる抵抗である。
表１は本実施例の論理動作を示すものである。
嚢 １
人力１６がｕｏ”レベルの時、ＰＭＯ８ＬＯはオンにな
、！７、ＮＭＯ８ＩＩはオフになる。したがってＰＮＰ
１４０ベ一ス電位が低下し、ＰＮＰ１４はオンになる
。ま′ｆｃＮＰＮ１５は、抵抗１３を介してベース、エ
ミッタ間が短絡されオフとなる。故にＰＮＰ１４のコレ
クタ電流が負荷を充電し、出力１７は“１″レベルにな
る。入力１６がｔｏ １ｎレベルの時、ＰＭＯ８Ｉ Ｏ
はオフになり、ＮＭＯＳ１１はオンになる。したがって
ＮＰＮＬ５のベース、コレクタ間がＮＭＯ８１１ｉ介し
て短絡され、出力１７からＮＰＮＬ５のベースに電流が
供給され、ＮＰＮＬ ５はオンになる。一方ＰＮＰ１４
は抵抗１２を介してベース、エミッタ間が短絡され、（
１５） オフとなる。故に出力１７は″０＃レベルになる。
、！７、ＮＭＯ８ＩＩはオフになる。したがってＰＮＰ
１４０ベ一ス電位が低下し、ＰＮＰ１４はオンになる
。ま′ｆｃＮＰＮ１５は、抵抗１３を介してベース、エ
ミッタ間が短絡されオフとなる。故にＰＮＰ１４のコレ
クタ電流が負荷を充電し、出力１７は“１″レベルにな
る。入力１６がｔｏ １ｎレベルの時、ＰＭＯ８Ｉ Ｏ
はオフになり、ＮＭＯＳ１１はオンになる。したがって
ＮＰＮＬ５のベース、コレクタ間がＮＭＯ８１１ｉ介し
て短絡され、出力１７からＮＰＮＬ５のベースに電流が
供給され、ＮＰＮＬ ５はオンになる。一方ＰＮＰ１４
は抵抗１２を介してベース、エミッタ間が短絡され、（
１５） オフとなる。故に出力１７は″０＃レベルになる。
このようにＰＮＰ１４あるいはＮＰＮＬ５がオフになる
時には、それぞれのベース、エミッタ間が抵抗１２．１
３を介して短絡されるので蓄積電荷を短時間に引き抜く
ことができる。
時には、それぞれのベース、エミッタ間が抵抗１２．１
３を介して短絡されるので蓄積電荷を短時間に引き抜く
ことができる。
本実施例によれば、０ＭＯ８とバイポーラトランジスタ
の最小構成でインバータ回路が実現できる。
の最小構成でインバータ回路が実現できる。
（実施例２）
第５図に２人力ＮＡＮＤ回路の実施例を示す。
第５図に於いて、２６は、エミッタが電源端子１に、コ
レクタが出力端子ｚ９に接続されるＰＮＰ。
レクタが出力端子ｚ９に接続されるＰＮＰ。
２７は、コレクタが出力端子２９に、エミッタが接地電
位ＧＮＤである固定電位端子に接続されるＮＰＮ、２８
は２個の入力端子、２０及び２１は、各ゲートがそれぞ
れ異なる入力端子２８に、各ドレイン及び各ソースが、
ＰＮＰ２６のコレクタとベースとの間に並列にそれぞれ
接続されるＰＭＯ８゜２２及び２３は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ドレイン及び各ソースが
ＮＰＮ２７のコレクタとベースとの間に直列にそれぞれ
（１６） 接続されるＮＭＯ８，２４及び２５は、ＰＮＰ ２６及
びＮＰＮ２７のベースとエミッタとの間にそれぞれ設け
られる抵抗である。
位ＧＮＤである固定電位端子に接続されるＮＰＮ、２８
は２個の入力端子、２０及び２１は、各ゲートがそれぞ
れ異なる入力端子２８に、各ドレイン及び各ソースが、
ＰＮＰ２６のコレクタとベースとの間に並列にそれぞれ
接続されるＰＭＯ８゜２２及び２３は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ドレイン及び各ソースが
ＮＰＮ２７のコレクタとベースとの間に直列にそれぞれ
（１６） 接続されるＮＭＯ８，２４及び２５は、ＰＮＰ ２６及
びＮＰＮ２７のベースとエミッタとの間にそれぞれ設け
られる抵抗である。
表２は本実施例の論理動作を示すものである。
表 ２
人力２８のどちらかが′０”レベルの時、ＰＭＯ８２０
，２１のどちらかがオンになシ、ＮＭＯ８２２、２３の
どちらかがオフになる。したがってＰＮＰ２６のペース
電位が低下し、ＰＮＰ２６はオンになる。またＮＰＮ２
７は、抵抗２５を介してベース、エミッタ間が短絡され
オフになる。故にＰＮＰ２６のコレクタ電流が負荷を充
電し、出力ｚ９は′１”レベルになる。
，２１のどちらかがオンになシ、ＮＭＯ８２２、２３の
どちらかがオフになる。したがってＰＮＰ２６のペース
電位が低下し、ＰＮＰ２６はオンになる。またＮＰＮ２
７は、抵抗２５を介してベース、エミッタ間が短絡され
オフになる。故にＰＮＰ２６のコレクタ電流が負荷を充
電し、出力ｚ９は′１”レベルになる。
入力２８の両方が′０”レベルの時、ＰＭＯ８（１７）
２０．２１の両方がオンにな９、ＮＭＯ８２２。
２３の両方がオフになる。したがって上記と同様に出力
２９は１′１”レベルになる。
２９は１′１”レベルになる。
入力２８の両方が″′ｌ＃レベルの時、ＰＭＯ８２０，
２１の両方がオフに分り、ＮＭＯ８２２。
２１の両方がオフに分り、ＮＭＯ８２２。
２３の両方がオンになる。したがってＮＰＮ２７のコレ
クタ、ペース間がＮＭＯ８２２，２３を介して短絡され
、出力２９からＮＰＮ２７のベースに電流が供給され、
ＮＰＮ２７はオンになる。一方ＰＮＰ２６は、抵抗２４
を介してベース、エミッタ間が短絡され、オフになる。
クタ、ペース間がＮＭＯ８２２，２３を介して短絡され
、出力２９からＮＰＮ２７のベースに電流が供給され、
ＮＰＮ２７はオンになる。一方ＰＮＰ２６は、抵抗２４
を介してベース、エミッタ間が短絡され、オフになる。
故に出力ｚ９は６０”レベルとなる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
できる。
尚、本実施例では２人力ＮＡＮＤ回路を例にとって説明
したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般のに
入力ＮＡＮＤ回路（ｋ≧２）に本発明は適用できる。
したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般のに
入力ＮＡＮＤ回路（ｋ≧２）に本発明は適用できる。
（実施例３）
第６図に２人力ＮＯＲ回路の実施例を示す。
（１８）
第６図に於いて、３６は、エミッタが電源端子ｌに、コ
レクタが出力端子３９に接続されるＰＮＰ３７は、コレ
クタが出力端子３９に、エミッタが接地電位ＧＮＤであ
る固定電位端子に接続されるＮＰＮ、３８は２個の入力
端子、３ｏ及び３１は、各ゲートがそれぞれ異なる入力
端子３８に、各ドレイン及び各ソースが、ＰＮＰ３６の
コレクタ３２とベース３３との間に直列にそれぞれ接続
されるＰＭＯ８，３２及び３３は、各ゲートがそれぞれ
異なる入力端子３８に、各ドレイン及び各ソースがＮＰ
Ｎ３７のコレクタとベースとの間に並列にそれぞれ接続
されるＮＭＯ８，３４及び３５は、ＰＮＰ３６及びＮＰ
Ｎ３７のベースとエミッタとの間にそれぞれ設けられる
抵抗である。
レクタが出力端子３９に接続されるＰＮＰ３７は、コレ
クタが出力端子３９に、エミッタが接地電位ＧＮＤであ
る固定電位端子に接続されるＮＰＮ、３８は２個の入力
端子、３ｏ及び３１は、各ゲートがそれぞれ異なる入力
端子３８に、各ドレイン及び各ソースが、ＰＮＰ３６の
コレクタ３２とベース３３との間に直列にそれぞれ接続
されるＰＭＯ８，３２及び３３は、各ゲートがそれぞれ
異なる入力端子３８に、各ドレイン及び各ソースがＮＰ
Ｎ３７のコレクタとベースとの間に並列にそれぞれ接続
されるＮＭＯ８，３４及び３５は、ＰＮＰ３６及びＮＰ
Ｎ３７のベースとエミッタとの間にそれぞれ設けられる
抵抗である。
表３は本実施例の論理動作を示すものである。
（１９）
表 ３
人力３８の両方が０”レベルの時、ＰＭＯ８３０，３１
の両方がオンになシ、ＮＭＯ８３２゜３３の両方がオフ
になる。したがってＰＮＰ ３６のベース電位が低下し
、ＰＮＰ３６はオンになる。
の両方がオンになシ、ＮＭＯ８３２゜３３の両方がオフ
になる。したがってＰＮＰ ３６のベース電位が低下し
、ＰＮＰ３６はオンになる。
またＮＰＮ３７は抵抗３５を介してベース、エミッタ間
が短絡されオフになる。故にＰＮＰ３６のコレクタ電流
が負荷を充電し、出力３９は′ｌ”レベルになる。
が短絡されオフになる。故にＰＮＰ３６のコレクタ電流
が負荷を充電し、出力３９は′ｌ”レベルになる。
入力３８のどちらかが“１”レベルの時、ＰＭＯ８３０
，３１のどちらかがオフになり、ＮＭＯ８３２，３３の
どちらかがオンになる。したがってＮＰＮ３７のコレク
タ、ベース間がＮＭ）Ｓ３２．３３のオンの方を介して
短絡され、出力（２０） ３９からＮＰＮ３７のベースに電流が供給され、ＮＰＮ
３７はオンになる。一方ＰＮＰ３６は抵抗３４を介して
ベース、エミッタ間が短絡され、オフになる。故に出力
３９は１０″レベルとなる。
，３１のどちらかがオフになり、ＮＭＯ８３２，３３の
どちらかがオンになる。したがってＮＰＮ３７のコレク
タ、ベース間がＮＭ）Ｓ３２．３３のオンの方を介して
短絡され、出力（２０） ３９からＮＰＮ３７のベースに電流が供給され、ＮＰＮ
３７はオンになる。一方ＰＮＰ３６は抵抗３４を介して
ベース、エミッタ間が短絡され、オフになる。故に出力
３９は１０″レベルとなる。
入力３８の両方が″１＃レベルの時、ＰＭＯ８３０，３
１の両方がオフになシ、ＮＭＯ８３２゜３３の両方がオ
ンになる。したがって動作は上記と同じで出力３９は″
０＃レベルとなる。
１の両方がオフになシ、ＮＭＯ８３２゜３３の両方がオ
ンになる。したがって動作は上記と同じで出力３９は″
０＃レベルとなる。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
できる。
尚、本実施例では２人力ＮＯＲ，回路を例にとって説明
したが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力
ＮＯＲ回路（ｋ≧２）に本発明は適用できる。
したが、３人力ＮＯＲ，４人力ＮＯＲ等の一般のに入力
ＮＯＲ回路（ｋ≧２）に本発明は適用できる。
（実施例４）
第７図は出力部に第４図に示したインバータ回Ｍを採用
したラッチを示す。
したラッチを示す。
第７図に於いて、４２はラッチパルス４６の反転を作る
ＣＭＯＳインバータ、４０はデータ４４を伝達するトラ
ンスファゲート、４３は記憶部を構（２１） 成するＣＭＯＳインバータ、４１はトランスファゲート
であり、第４図と同一符号は同−物及び相当物を示す。
ＣＭＯＳインバータ、４０はデータ４４を伝達するトラ
ンスファゲート、４３は記憶部を構（２１） 成するＣＭＯＳインバータ、４１はトランスファゲート
であり、第４図と同一符号は同−物及び相当物を示す。
データ入力４４をラッチする際にはラッチパルス４６を
′１”にする。するとトランスファゲート４０はオンに
なシトランスファゲート４１はオフになシ、データが書
込まれる。その後ラッチパルス４６１ｋ” ０ ”にす
るとトランスファゲート４０はオフとなシ、トランスフ
ァゲート４１はオンとなる。したがってＣＭＯＳインバ
ータ４３、複合インバータ及びトランス７アゲート４１
でデータを保持する。
′１”にする。するとトランスファゲート４０はオンに
なシトランスファゲート４１はオフになシ、データが書
込まれる。その後ラッチパルス４６１ｋ” ０ ”にす
るとトランスファゲート４０はオフとなシ、トランスフ
ァゲート４１はオンとなる。したがってＣＭＯＳインバ
ータ４３、複合インバータ及びトランス７アゲート４１
でデータを保持する。
以上の実施例によればＣＭＯ８駆動段とバイポーラ出力
段２段の最小構成の各種複合回路を実現でき、高速、低
消費電力及び高集積のＬＳＩ化が可能である。
段２段の最小構成の各種複合回路を実現でき、高速、低
消費電力及び高集積のＬＳＩ化が可能である。
（実施例５）
第８図はインバータ回路の他の実施例を示す。
本実施例は、第４図の実施例１に於ける抵抗１２を第２
のＮ型電界効果トランジスタであるＮ（２２） チャネル接合電界効果トランジスタ（以下ＮＪＦＥＴと
略す）１００に、抵抗１３を第２のＰ型電界効果トラン
ジスタであるＰチャネル接合電界効果トランジスタ（以
下ＰＪＦＥＴと略す）１０１に置換した例である。ＮＪ
ＦＥＴ １００のゲートは入力端子１６にドレイン及び
ソースはそれぞれＰＮＰ１４のエミッタとベースとに接
続され、’ＰＪＦＥＴ１０１のゲートは入力端子１６に
ドレイン及びソースはそれぞれＮＰＮ１５のエミッタと
ベースとに接続される。
のＮ型電界効果トランジスタであるＮ（２２） チャネル接合電界効果トランジスタ（以下ＮＪＦＥＴと
略す）１００に、抵抗１３を第２のＰ型電界効果トラン
ジスタであるＰチャネル接合電界効果トランジスタ（以
下ＰＪＦＥＴと略す）１０１に置換した例である。ＮＪ
ＦＥＴ １００のゲートは入力端子１６にドレイン及び
ソースはそれぞれＰＮＰ１４のエミッタとベースとに接
続され、’ＰＪＦＥＴ１０１のゲートは入力端子１６に
ドレイン及びソースはそれぞれＮＰＮ１５のエミッタと
ベースとに接続される。
第８図に於いて、第４図と同一符号は同−物及び相当物
を示す。第４図の実施例１とほぼ同じ動作であるか、異
なる点を以下に述べる。
を示す。第４図の実施例１とほぼ同じ動作であるか、異
なる点を以下に述べる。
ＮＰＮ１５がオフになる時、即ち入力１６が＠０”レベ
ルの時、ＮＰＮ１５の蓄積電荷をＰＪＦＥＴ Ｉ Ｏｌ
’を介して引き抜く。引き抜く時にはＰ、ＴＦＥＴ １
０１のオン抵抗が小さくなシ、ＮＰＮ１５が速くオフに
なる。更に入力１６が″１″レベルの時はＰＪＦＥＴ
１０１がオフになシ、ＮＰＮ１５へのベース供給電流が
分流されないのでＮＰＮ（２３） １５が速くオンになるとともに、ＮＪＦＥＴ １００の
オン抵抗が小さくなシ、ＰＮＰ １４が速くオフになる
。
ルの時、ＮＰＮ１５の蓄積電荷をＰＪＦＥＴ Ｉ Ｏｌ
’を介して引き抜く。引き抜く時にはＰ、ＴＦＥＴ １
０１のオン抵抗が小さくなシ、ＮＰＮ１５が速くオフに
なる。更に入力１６が″１″レベルの時はＰＪＦＥＴ
１０１がオフになシ、ＮＰＮ１５へのベース供給電流が
分流されないのでＮＰＮ（２３） １５が速くオンになるとともに、ＮＪＦＥＴ １００の
オン抵抗が小さくなシ、ＰＮＰ １４が速くオフになる
。
本実施例によれば、更に高速化の効果がある。
（実施例６）
第９図はインバータ回路の他の実施例を示す。
本実施例は、第４図の実施例１に於ける抵抗１２を第２
のＮ型電界効果トランジスタであるＮチャネルデプレッ
ション型絶縁ゲート電界効果トランジスタ（以下Ｄ Ｎ
ＭＯＳと略す）１ｏ２に、抵抗１３を第２のＰ型電界効
果トランジスタであるＰチャネルデプレッション型絶縁
ゲート電界効果トランジスタ（以下ＤＰＭＯ８と略す）
１０３に置換した例である。ＤＮＭＯ８１０２のゲート
は入力端子１６にドレイン及びソースはそれぞれＰＮＰ
１４のエミッタとベースとに接続され、ＤＰＭＯ８１０
３のゲートは入力端子１６にドｌ／イン及びソースはそ
れぞれＮＰＮ１５のエミッタとベースとに接続される。
のＮ型電界効果トランジスタであるＮチャネルデプレッ
ション型絶縁ゲート電界効果トランジスタ（以下Ｄ Ｎ
ＭＯＳと略す）１ｏ２に、抵抗１３を第２のＰ型電界効
果トランジスタであるＰチャネルデプレッション型絶縁
ゲート電界効果トランジスタ（以下ＤＰＭＯ８と略す）
１０３に置換した例である。ＤＮＭＯ８１０２のゲート
は入力端子１６にドレイン及びソースはそれぞれＰＮＰ
１４のエミッタとベースとに接続され、ＤＰＭＯ８１０
３のゲートは入力端子１６にドｌ／イン及びソースはそ
れぞれＮＰＮ１５のエミッタとベースとに接続される。
第９図に於いて、第４図と同一符号は同−物及び相当物
を示す。
を示す。
（２４）
第８図の実施例５と同じ動作であり、本実施例によって
も、入力１６のレベルによって、第８図と同様にＤＮＭ
Ｏ８１０２とＤＰＭＯ８ｌ ０３の抵抗値が変化するの
で高速化の効果がある。更に抵抗を使用しないので、更
に高集積化できる。
も、入力１６のレベルによって、第８図と同様にＤＮＭ
Ｏ８１０２とＤＰＭＯ８ｌ ０３の抵抗値が変化するの
で高速化の効果がある。更に抵抗を使用しないので、更
に高集積化できる。
第８図の実施例５、第９図の実施例６では第４図の実施
例１変形例として、インバータ回路について説明したが
、第５図の多大力ＮＡＮＤや第６図の多入力ＮＯＲ回路
への適用も同様に可能である。
例１変形例として、インバータ回路について説明したが
、第５図の多大力ＮＡＮＤや第６図の多入力ＮＯＲ回路
への適用も同様に可能である。
以上、ＬＳＩに使用する論理回路について説明してきた
が、ＬＳＩの出力を外部へ出す出力回路についても応用
できる。その実施例を第１０図。
が、ＬＳＩの出力を外部へ出す出力回路についても応用
できる。その実施例を第１０図。
第１１図、及び第１２図に示す。３つの例はイン様に可
能である。
能である。
（実施例７）
第１０図は第４図とほぼ同じ構成で、同じ動作をする。
第１０図に於いて、第４図と同一符号は同一物（２５）
及び相当物を示し、１２５は第４図等のＰＮＰ１４のベ
ースとコレクタとの間にショットキーバリヤダイオード
を設けたもの、１２６はＮＰＮ１５のベースとコレクタ
との間にショットキーバリヤダイオードを設けたもの、
１２３けゲートが入力端子１６に、ドレイン及びソース
がそれぞれ電源端子１とＮＰＮ１２６のベースとに接続
される第３のＮ型電界効果トランジスタ（以下単に第３
のＮＭＯ８と称す）である。
ースとコレクタとの間にショットキーバリヤダイオード
を設けたもの、１２６はＮＰＮ１５のベースとコレクタ
との間にショットキーバリヤダイオードを設けたもの、
１２３けゲートが入力端子１６に、ドレイン及びソース
がそれぞれ電源端子１とＮＰＮ１２６のベースとに接続
される第３のＮ型電界効果トランジスタ（以下単に第３
のＮＭＯ８と称す）である。
第４図の実施例１と異なる第１点はＰ Ｎ Ｐ １２５
とＮＰＮ１２６をショットキーバリヤダイオード付にし
たことである。これはトランジスタが飽和することによ
って発生する蓄積電荷を引き抜く時間を短縮するためで
ある。
とＮＰＮ１２６をショットキーバリヤダイオード付にし
たことである。これはトランジスタが飽和することによ
って発生する蓄積電荷を引き抜く時間を短縮するためで
ある。
異なる第２点は、第３のＮＭＯ８１２３を電源とＮＰＮ
１２６のベースとの間に設置し、グートヲ入力１６に接
続することである。
１２６のベースとの間に設置し、グートヲ入力１６に接
続することである。
これは、出力回路の場合、出力ロウレベルの電圧Ｖ Ｏ
Ｌ でシンク電流ＩＯＬ を流し込む必侵があるので入
力１６が１１”レベルの時、ＮＰＮ１２６（２６） にペース電流を流し続けておく必要があるためである。
Ｌ でシンク電流ＩＯＬ を流し込む必侵があるので入
力１６が１１”レベルの時、ＮＰＮ１２６（２６） にペース電流を流し続けておく必要があるためである。
本実施例によれば、高速、低消費電力の出力回路を実現
することができる。
することができる。
（実施例８）
第１１図は第８図の実施例５とほぼ同じ構成で、同じ動
作をする。第１１図に於いて、第８図及び第１０図と同
一符号は同−物及び相当物を示す。
作をする。第１１図に於いて、第８図及び第１０図と同
一符号は同−物及び相当物を示す。
本実施例は第１θ図の実施例７に於ける抵抗１２゜１３
をそれぞれＮＪＦＥＴ １００とＰＪＦ’ＥＴ １０１
とに置換したものである。第８図と異なる点はＰＮＰ
ｌ ２５及びＮＰＮ ｌ ２６をショットキニバリャダ
イオード付にした事と、ＮＰＮ１２６のベース電流供給
用の第３のＮＭＯ８Ｌ ２３を設置したことである。
をそれぞれＮＪＦＥＴ １００とＰＪＦ’ＥＴ １０１
とに置換したものである。第８図と異なる点はＰＮＰ
ｌ ２５及びＮＰＮ ｌ ２６をショットキニバリャダ
イオード付にした事と、ＮＰＮ１２６のベース電流供給
用の第３のＮＭＯ８Ｌ ２３を設置したことである。
本実施例によれば、更に高速の出力回路を実現すること
ができる。
ができる。
（実施例９）
第１２図は第９図の実施例６と同じ構成で、同じ動作音
する。第１２図に於いて、第９図及び第（２７） １０図と同一符号は同−物及び相当物を示す。本実施例
は第１０図の実施例７に於ける抵抗１２゜１３をそれぞ
れＤＮＭＯ８１０２とＤＰＭＯ８Ｉ Ｏ３とに置換した
ものである。第９図と異なる点は、ＰＮＰ ｌ ２５と
ＮＰＮ１２６′ｔ−ショットキーバリヤダイオード付に
した事と、ＮＰＮ１２６のベース電流供給用の第３のＮ
ＭＰＳ １２３を設置したことである。
する。第１２図に於いて、第９図及び第（２７） １０図と同一符号は同−物及び相当物を示す。本実施例
は第１０図の実施例７に於ける抵抗１２゜１３をそれぞ
れＤＮＭＯ８１０２とＤＰＭＯ８Ｉ Ｏ３とに置換した
ものである。第９図と異なる点は、ＰＮＰ ｌ ２５と
ＮＰＮ１２６′ｔ−ショットキーバリヤダイオード付に
した事と、ＮＰＮ１２６のベース電流供給用の第３のＮ
ＭＰＳ １２３を設置したことである。
本実施例によれば、更に高集積の出力回路を実現するこ
とができる。
とができる。
以上述べた様に本発明によれば、バイポーラトランジス
タ回路の高駆動能力とＣＭＯＳ回路の低消費電力特性を
兼ね回路を少ない素子で構成し、高速、低消費電力の半
導体集積回路装置を得ることができる。
タ回路の高駆動能力とＣＭＯＳ回路の低消費電力特性を
兼ね回路を少ない素子で構成し、高速、低消費電力の半
導体集積回路装置を得ることができる。
第１図は従来のＣＭＯ８回路図、第２図は従来のＴＴＬ
回路図、第３図は従来例であるインバータ回路図、第４
図は本発明の第１の実施例であるインバータ回路、第５
図は本発明の第２の実施例で（２８） ある２人力ＮＡＮＤ回路、第６図は本発明の第３の実施
例である２人力ＮＯＲ回路、第７図は本発明の第４の実
施例であるラッチ回路、第８図は本発明の第５の実施例
であるインバータ回路、第９図は本発明の第６の実施例
であるインバータ回路、第１Ｏ図は本発明の第７の実施
例である出力回路、第１１図は本発明の第８の実施例で
ある出力回路、第１２図は本発明の第９の実施例である
出力回路である。 １４・・・ＰＮＰ％ １５・・・ＮＰＮ、１０・・・Ｐ
ＭＯ８゜１１．１２３・・・ＮＭＯ８，１２，１３・・
・抵抗、１２５・・・ショットキーバリヤダイオード付
ＰＮＰ、 １２６（２９） 算１ 図 Ｙｑ図
回路図、第３図は従来例であるインバータ回路図、第４
図は本発明の第１の実施例であるインバータ回路、第５
図は本発明の第２の実施例で（２８） ある２人力ＮＡＮＤ回路、第６図は本発明の第３の実施
例である２人力ＮＯＲ回路、第７図は本発明の第４の実
施例であるラッチ回路、第８図は本発明の第５の実施例
であるインバータ回路、第９図は本発明の第６の実施例
であるインバータ回路、第１Ｏ図は本発明の第７の実施
例である出力回路、第１１図は本発明の第８の実施例で
ある出力回路、第１２図は本発明の第９の実施例である
出力回路である。 １４・・・ＰＮＰ％ １５・・・ＮＰＮ、１０・・・Ｐ
ＭＯ８゜１１．１２３・・・ＮＭＯ８，１２，１３・・
・抵抗、１２５・・・ショットキーバリヤダイオード付
ＰＮＰ、 １２６（２９） 算１ 図 Ｙｑ図
Claims (1)
- 【特許請求の範囲】 １、エミッタが電源端子に、コレクタが出力端子に接続
されるＰＮＰバイポーラトランジスタと、コレクタが上
記出力端子に、エミッタが固定電位端子に接続されるＮ
ＰＮバイポーラトランジスタと、ゲートが入力端子に、
ドレイン及びソースがそれぞれ上記ＰＮＰバイポーラト
ランジスタのコレクタとベースとに接続されるＰ型電界
効果トランジスタと、ゲートが上記入力端子に、ドレイ
ン及びソースがそれぞれ上記ＮＰＮバイポーラトランジ
スタのコレクタとベースとに接続されるＮ型電界効果ト
ランジスタと、上記ＰＮＰバイポーラトランジスタめベ
ースとエミッタとの間に設けられる第１の回路素子と、
上記ＮＰＮバイポーラトランジスタのベースとエミッタ
との間に設けられる第２の回路素子とを具備することを
特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、上記第１゜第２の
回路素子のうち少なくと本一方は抵抗であることを特徴
とする半導体集積回路装置。 ３゜特許請求の範囲第１項に於いて、上記第１の回路素
子は、ゲートが上記入力端子に、ドレイン及びソースが
上記ＰＮＰバイポーラトランジスタのエミッタとベース
とに接続される第２のＮ型電界効果トランジスタである
ことを特徴とする半導体集積回路装置。 ４、特許請求の範囲第３項に於いて、第２のＮ型電界効
果トランジスタはＮチャネル接合電界効果トランジスタ
であることを％徴とする半導体集積回路装置。 ５、特許請求の範囲第３項に於いて、第２のＮ型電界効
果トランジスタはＮチャネルデプレッション型絶縁ゲー
ト電界効果トランジスタであることを特徴とする半導体
集積回路装置。 ６、特許請求の範囲第１項に於いて、上記第２の回路素
子は、ゲートが上記入力端子に、ドレイン及びソースが
上記ＮＰＮバイポーラトランジスタのエミッタとベース
とに接続される第２のＰ型電界効果トランジスタである
ことを特徴とする半導体集積回路装置。 ７、特許請求の範囲第６項に於いて、第２のＰ型電界効
果トランジスタはＰチャネル接合電界効果トランジスタ
であること’に’ｌ？徴とする半導体集積回路装置。 ８、特許請求の範囲第６項に於いて、第２のＰ型電界効
果トランジスタはＰチャネルデプレッション型絶縁ゲー
ト電界効果トランジスタであることを特徴とする半導体
集積回路装置。 ９、特許請求の範囲第１項から第８項のいずれかに於い
て、ゲートが上記入力端子に、ドレイン及びソースがそ
れぞれ上記電源端子と上記ＮＰＮバイポーラトランジス
タのベースとに接続される第３のＮ型電界効果トランジ
スタを具備することを特徴とする半導体集積回路。 １０、％ｉＦＦ請求の範囲第１項から第８項のいずれか
に於いて、上記ＰＮＰバイポーラトランジスタ、ＮＰＮ
バイポーラトランジスタのうち少なくとも一方はショッ
トキ・バリヤダイオード付バイポーラトランジスタであ
ること７に特徴とする半導体集積回路装置。 １１、エミッタが電源端子に、コレクタが出力端子に接
続されるＰＮＰバイポーラトランジスタと、コレクタが
上記出力端子に、エミッタが固定電位端子に接続される
ＮＰＮバイポーラトランジスタと、ｋ個（ｋ≧２）の入
力端子と、各ゲートがそれぞれ異なる上記入力端子に、
各ドレイン及び各ソースが上記ＰＮＰバイポーラトラン
ジスタのコレクタとベースとの間に並列にそれぞれ接続
されるに個のＰ型電界効果トランジスタと、各ゲートが
それぞれ異なる上記入力端子に、各ドレイン及び各ソー
スが上記ＮＰＮバイポーラトランジスタのコレクタとベ
ースとの間に直列にそれぞれ接続されるに個のＮ型電界
効果トランジスタと、上記ＰＮＰバイポーラトランジス
タのベースとエミッタとの間に設けられる第１の回路素
子と、上記ＮＰＮバイポーラトランジスタのベースとエ
ミッタとの間に設けられる第２の回路素子とを具備する
ことを特徴とする半導体集積回路装置。 １２、特許請求の範囲第１１項に於いて、上記第１゜第
２の回路素子のうち少なくとも一方は抵抗であることを
％徴とする半導体集積回路装置。 １３、エミッタが電源端子に、コレクタが出力端子に接
続されるＰＮＰバイポーラトランジスタと、コレクタが
上記出力端子に、エミッタが固定電位端子に接続される
ＮＰＮバイポーラトランジスタと、ｋ個（ｋ≧２）の入
力端子と、各ゲートがそれぞれ異なる上記入力端子に、
各ドレイン及び各ソースが上記ＰＮＰバイポーラトラン
ジスタのコレクタとベースとの間に直列にそれぞれ接続
されるに個のＰ型電界効果トランジスタと、各ゲートが
それぞれ異なる上記入力端子に、各ドレイン及び各ソー
スが上記ＮＰＮバイポーラトランジスタのコレクタとベ
ースとの間に並列にそれぞれ接続されるに個のＮ型電界
効果トランジスタと、上記ＰＮＰバイポーラトランジス
タのベースとエミッタとの間に設けられる第１の回路素
子と、上記ＮＰＮバイポーラトランジスタのベースとエ
ミッタとの間に設けられる第２の回路素子とを具備する
ことを特徴とする半導体集積回路装置。 １４、特許請求の範囲第１３項に於いて、上記第１゜第
２の回路素子のうち少なくとも一方は抵抗であることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127713A JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127713A JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919435A true JPS5919435A (ja) | 1984-01-31 |
| JPH0337767B2 JPH0337767B2 (ja) | 1991-06-06 |
Family
ID=14966861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127713A Granted JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919435A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153828A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 論理回路 |
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1982
- 1982-07-23 JP JP57127713A patent/JPS5919435A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337767B2 (ja) | 1991-06-06 |
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