JPS62197986A - 非クロツク・スタテイツク・メモリ・アレイ - Google Patents
非クロツク・スタテイツク・メモリ・アレイInfo
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- JPS62197986A JPS62197986A JP62002010A JP201087A JPS62197986A JP S62197986 A JPS62197986 A JP S62197986A JP 62002010 A JP62002010 A JP 62002010A JP 201087 A JP201087 A JP 201087A JP S62197986 A JPS62197986 A JP S62197986A
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- 230000015654 memory Effects 0.000 title claims description 39
- 230000003068 static effect Effects 0.000 title claims description 15
- 238000002955 isolation Methods 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000004044 response Effects 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、ＲＡＭセルに関し、具体的には、ワード線お
よびビット線とそれらに接続された読取り回路によって
アドレッシングを行なう、スタティック集積メモリ・ア
レイで使用されるような。
よびビット線とそれらに接続された読取り回路によって
アドレッシングを行なう、スタティック集積メモリ・ア
レイで使用されるような。
完全にスタティックな非クロック・メモリ・セルに関す
る。
る。
Ｂ、従来技術
実際には、ダイナミック・メモリ・セルとクロック・ス
タティック・メモリ・セルとダイナミック・非クロック
・スタティック・メモリ・セルは区別されている。ダイ
ナミック・メモリ・セルは。
タティック・メモリ・セルとダイナミック・非クロック
・スタティック・メモリ・セルは区別されている。ダイ
ナミック・メモリ・セルは。
最小の空間しか占有しないので、容易に低コストで製造
できる。しかし、再生サイクルを厳密なタイム・パター
ンの範囲内で実施しなければならないという欠点がある
。こうしたセルの代表的な応用例は、コンピュータ・シ
ステムの主記憶装置や高解像度図形表示装置のビデオ再
生バッファである。こうした応用例では、定期的に反復
する再生サイクルが容易にマスクできる。たとえば、Ｃ
ＡＣＨＥメモリ、ＤＬＡＴメモリまたはＤＬＳメモリの
ように、こうしたマスキングが不可能な場合には、それ
よりもずっと精巧なりロック・スタティック・セルまた
は非クロック・スタティック・セルを使用しなければな
らない。
できる。しかし、再生サイクルを厳密なタイム・パター
ンの範囲内で実施しなければならないという欠点がある
。こうしたセルの代表的な応用例は、コンピュータ・シ
ステムの主記憶装置や高解像度図形表示装置のビデオ再
生バッファである。こうした応用例では、定期的に反復
する再生サイクルが容易にマスクできる。たとえば、Ｃ
ＡＣＨＥメモリ、ＤＬＡＴメモリまたはＤＬＳメモリの
ように、こうしたマスキングが不可能な場合には、それ
よりもずっと精巧なりロック・スタティック・セルまた
は非クロック・スタティック・セルを使用しなければな
らない。
ＣＡＣＨＥメモリは、主プログラムの現在ＣＰＵが処理
中の部分を含んでおり、コンピュータ・システムの処理
速度の遅い主メモリとＣＰＵの間の高速バッファとして
使用されている。こうしたメモリは、たいていの場合容
量は限られているが。
中の部分を含んでおり、コンピュータ・システムの処理
速度の遅い主メモリとＣＰＵの間の高速バッファとして
使用されている。こうしたメモリは、たいていの場合容
量は限られているが。
非常に迅速に動作しなければならず、また、それに対す
るアクセスが再生サイクルなどによって中断されてはな
らない。ＣＰＵはＣＡＣＨＥメモリと直接連絡するので
、データ処理速度はＣＡＣＨＥメモリによって決まる。
るアクセスが再生サイクルなどによって中断されてはな
らない。ＣＰＵはＣＡＣＨＥメモリと直接連絡するので
、データ処理速度はＣＡＣＨＥメモリによって決まる。
現況技術のマイクロプロセッサ設計では、こうしたメモ
リはしばしばチップ上に集積されており（埋込みアレイ
）、シたがってアクセス時間の他に、１！源に対する要
件も重要なパラメータである。ＤＬＡＴ （直接ルック
・アサイド・テーブル）メモリは、長いワード長と限ら
れた容量を有するように編成されることが多いが、仮想
記憶コンセプトで使用される物理アドレス生成用の変換
テーブルを備えている。ＤＬＡＴメモリは、ＣＡＣＨＥ
および主メモリのアドレスを計算するのに使用されるの
で、ｃＰＵのデータ処理速度はそれらのメモリによって
決まる。同じことが、命令生成用のマイクロコードを記
憶しているＤＬＳメモリ（データ局所記憶）にも当ては
まる。
リはしばしばチップ上に集積されており（埋込みアレイ
）、シたがってアクセス時間の他に、１！源に対する要
件も重要なパラメータである。ＤＬＡＴ （直接ルック
・アサイド・テーブル）メモリは、長いワード長と限ら
れた容量を有するように編成されることが多いが、仮想
記憶コンセプトで使用される物理アドレス生成用の変換
テーブルを備えている。ＤＬＡＴメモリは、ＣＡＣＨＥ
および主メモリのアドレスを計算するのに使用されるの
で、ｃＰＵのデータ処理速度はそれらのメモリによって
決まる。同じことが、命令生成用のマイクロコードを記
憶しているＤＬＳメモリ（データ局所記憶）にも当ては
まる。
周辺装置から見て、クロック・スタティック・メモリは
、（たとえば、アドレスとデータがいつ安定するかを指
示する信号が必要な）厳密なタイム・パターンの範囲内
で制御しなければならないので、複合ＶＬＳＩチップ内
の上記の埋込みアレイなど、多くの応用例では、非クロ
ック・スタティック・セルを有するメモリを使用するこ
とが不可欠である。アクセス時間が有限であることを除
けば、後者の型式のメモリの動作は、時間特性の点では
制限されていない。
、（たとえば、アドレスとデータがいつ安定するかを指
示する信号が必要な）厳密なタイム・パターンの範囲内
で制御しなければならないので、複合ＶＬＳＩチップ内
の上記の埋込みアレイなど、多くの応用例では、非クロ
ック・スタティック・セルを有するメモリを使用するこ
とが不可欠である。アクセス時間が有限であることを除
けば、後者の型式のメモリの動作は、時間特性の点では
制限されていない。
非クロック・スタティック・メモリ・セルは周知である
。ＩＢＭテクニカル・ディスクロージャ・ブリティン、
Ｖｏ１、 １７． Ｎａｌ １．１９７５年４月、ρｐ
、３３３８−３３３９には、２本のビット線と１本のワ
ード線を持っ６トランジスタ式ＣＭＯＳセルとして実現
されている非クロック・スタティック・メモリ・セルの
コンセプトが記載されている。
。ＩＢＭテクニカル・ディスクロージャ・ブリティン、
Ｖｏ１、 １７． Ｎａｌ １．１９７５年４月、ρｐ
、３３３８−３３３９には、２本のビット線と１本のワ
ード線を持っ６トランジスタ式ＣＭＯＳセルとして実現
されている非クロック・スタティック・メモリ・セルの
コンセプトが記載されている。
このような設計のメモリ・アレイには１選択されたワー
ド線のすべてのセルに直流電流が流れるという欠点があ
る。直流電流の経路は、更にセンス増幅器を通って伸び
る。したがって、この回路コンセプトで設計されたメモ
リ・アレイは、クロック・メモリ・アレイに比べて大電
力が必要である。ワード長が大きい場合、すなわち、多
数のセルが一本のワード線に接続されている場合、特に
そうである。
ド線のすべてのセルに直流電流が流れるという欠点があ
る。直流電流の経路は、更にセンス増幅器を通って伸び
る。したがって、この回路コンセプトで設計されたメモ
リ・アレイは、クロック・メモリ・アレイに比べて大電
力が必要である。ワード長が大きい場合、すなわち、多
数のセルが一本のワード線に接続されている場合、特に
そうである。
微分ＦＥＴ増幅器は利得定数が小さいので、メモリの内
容を読取るのに２段センス増幅器が必要であり、したが
って、アクセス時間が増える。
容を読取るのに２段センス増幅器が必要であり、したが
って、アクセス時間が増える。
既知の回路コンセプトの別の欠点は、やはりクロック・
スタティック・メモリに関連しているが、アドレスの変
化に応じてメモリ・セルが重複して選択される危険、お
よびビット線容量の影響によってセルの内容を誤まって
変更される危険があることである。こうした危険は、周
辺回路を追加することによって、それぞれの場合に矯正
しなければならない。
スタティック・メモリに関連しているが、アドレスの変
化に応じてメモリ・セルが重複して選択される危険、お
よびビット線容量の影響によってセルの内容を誤まって
変更される危険があることである。こうした危険は、周
辺回路を追加することによって、それぞれの場合に矯正
しなければならない。
ビット線とセルの間での「混線」を防止する非クロック
・スタティック・メモリ・セルの実施例は、ニー・パイ
テインガ（Ｕ、 Ｂａｉｔｉｎｇｅｒ）等が、ＩＢＭテ
クニカル・ディクロージャ・プルティン、Ｖｏ１、１４
、Ｎｎ１２．１９７２年、ｐｐ、３６４０−３６４１に
記載している。しかしながら、そのコンセプトでは、必
要電力量が大きく、動作が遅いセンス増幅器の問題点は
解決されない。
・スタティック・メモリ・セルの実施例は、ニー・パイ
テインガ（Ｕ、 Ｂａｉｔｉｎｇｅｒ）等が、ＩＢＭテ
クニカル・ディクロージャ・プルティン、Ｖｏ１、１４
、Ｎｎ１２．１９７２年、ｐｐ、３６４０−３６４１に
記載している。しかしながら、そのコンセプトでは、必
要電力量が大きく、動作が遅いセンス増幅器の問題点は
解決されない。
Ｃ１発明が解決しようとする問題点
本願で請求される発明は、選択されたワード線上のすべ
ての大きな所要電力量、精巧なセンス増幅器によっても
たらされる長いアクセス時間、重複選択の危険性、ビッ
ト線容量の影響によってセル内容が誤って変更される危
険性など上記の欠点のない、非クロック・スタティック
・メモリ・セルを実現する問題を解決するものである。
ての大きな所要電力量、精巧なセンス増幅器によっても
たらされる長いアクセス時間、重複選択の危険性、ビッ
ト線容量の影響によってセル内容が誤って変更される危
険性など上記の欠点のない、非クロック・スタティック
・メモリ・セルを実現する問題を解決するものである。
Ｄ１問題点を解決するための手段
本発明によると、上記の従来技術の６トランジスタ・セ
ルなどのセルに、追加的にビット線駆動／分散手段が設
けられる。本発明の別の態様には。
ルなどのセルに、追加的にビット線駆動／分散手段が設
けられる。本発明の別の態様には。
センス増幅器の代わりに単純な構成のデータ出力ドライ
バ・ステージを設けること、一対のビット線の代わりに
読取りビット、１ｉＢＬＲと書込みビット線ＢＬＷから
成る母線を用いることがある。
バ・ステージを設けること、一対のビット線の代わりに
読取りビット、１ｉＢＬＲと書込みビット線ＢＬＷから
成る母線を用いることがある。
本発明は、セルがビット線駆動／分離ステージによって
母線から分離されているので、選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビット線の対を読取りビット線ＢＬＲと書込み
ビット線ＢＬＷに分け、セル・ノードをビット線駆動ま
たは分離ステージを介してビット線から結合することに
よって。
母線から分離されているので、選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビット線の対を読取りビット線ＢＬＲと書込み
ビット線ＢＬＷに分け、セル・ノードをビット線駆動ま
たは分離ステージを介してビット線から結合することに
よって。
セルの重複選択および読取りビット（ＢＬＲ）とセルの
間の混線が無くなる。ビット線用の事前充電トランジス
タも削除できる。センス増幅器はデータ出力ステージで
置き換えられているので、アクセス時間が短縮される。
間の混線が無くなる。ビット線用の事前充電トランジス
タも削除できる。センス増幅器はデータ出力ステージで
置き換えられているので、アクセス時間が短縮される。
周辺回路をなくし、各ビット線対ごとに１つずつ必要で
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる、センス増幅器を単純化することによって
、各セルごとにビット線駆動および分離ステージを追加
することによる余分の費用が十分に補償される。
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる、センス増幅器を単純化することによって
、各セルごとにビット線駆動および分離ステージを追加
することによる余分の費用が十分に補償される。
Ｅ、実施例
第１図によれば、０ＭＯ３型セルは、双安定スイッチ回
路から構成されている。この回路を以後フリップ・フロ
ップと呼ぶが、本実施例では４つの相互に接続されたト
ランジスタＴ１．Ｔ２、Ｔ３、Ｔ４から構成されている
。フリップ・フロップの２つのノードＮ１とＮ２は、別
のスイッチ素子を経て、書込みビット線ＢＬＷと読取り
ビット線ＢＬＲからなる母線に接続されている。ノード
Ｎ１は、入出力スイッチ素子として使用されるトランジ
スタＴ５を経て、母線の一本の線、書込みビット線ＢＬ
Ｗに接続されている。本発明によると、ノードＮ２は、
インバータとして接続されている２つのトランジスタＴ
７とＴ８から成る特定のビット線駆！ｌ！ＩＪ／分離ス
テージに連結されている。
路から構成されている。この回路を以後フリップ・フロ
ップと呼ぶが、本実施例では４つの相互に接続されたト
ランジスタＴ１．Ｔ２、Ｔ３、Ｔ４から構成されている
。フリップ・フロップの２つのノードＮ１とＮ２は、別
のスイッチ素子を経て、書込みビット線ＢＬＷと読取り
ビット線ＢＬＲからなる母線に接続されている。ノード
Ｎ１は、入出力スイッチ素子として使用されるトランジ
スタＴ５を経て、母線の一本の線、書込みビット線ＢＬ
Ｗに接続されている。本発明によると、ノードＮ２は、
インバータとして接続されている２つのトランジスタＴ
７とＴ８から成る特定のビット線駆！ｌ！ＩＪ／分離ス
テージに連結されている。
トランジスタＴ７とＴ８のノードＮ３は、別の入出力ス
イッチ素子すなわちトランジスタＴ６を経て、母線のも
う１本の線、読取りビット線に連結されている。追加の
ビット線駆動／分離ステージが設けられている結果、ビ
ット線ロード装置は不必要になり、選択されたワード線
に沿ったすへてのセル中で寄生直流経路の発生が防止さ
れる。かかる経路は、トランジスタＴ６を経てノートＮ
２に至るものである。更に、Ｔ７とＴ８に必要な面積と
Ｔ１．Ｔ２、Ｔ３およびＴ４のレイアラ１−で省略され
た面積の間で、部分的に相殺が得られる。
イッチ素子すなわちトランジスタＴ６を経て、母線のも
う１本の線、読取りビット線に連結されている。追加の
ビット線駆動／分離ステージが設けられている結果、ビ
ット線ロード装置は不必要になり、選択されたワード線
に沿ったすへてのセル中で寄生直流経路の発生が防止さ
れる。かかる経路は、トランジスタＴ６を経てノートＮ
２に至るものである。更に、Ｔ７とＴ８に必要な面積と
Ｔ１．Ｔ２、Ｔ３およびＴ４のレイアラ１−で省略され
た面積の間で、部分的に相殺が得られる。
これらの％ｉはもはや設計上の制限をうけず、最小限の
設計値に減らすことができる。トランジスタＴ５は、Ｉ
Ｐ込み中に特定のセルを選択し、トランジスタＴ６は、
読取り中に特定のセルを選択する働きをする。トランジ
スタＴ５は、書込みワード線ＷＬＷによってゲートされ
、トランジスタＴ６は、読取りワード線ＷＬＲによって
ゲートされる。読取りビット線ＢＬＲの状況は、データ
出力ステージを経て周辺回路に送られる。このデータ出
力ステージは、本実施例では、トランジスタＴ９、ＴＩ
ＯおよびＴｌ１、Ｔ１３から成る２つのカスケード式イ
ンバータ・ステージ、および別のスイッチ素子、および
ビット線駆動または分離ステージのノードＮ４からゲー
トされるトランジスタＴ１２から構成される駆動ステー
ジの形を取る。
設計値に減らすことができる。トランジスタＴ５は、Ｉ
Ｐ込み中に特定のセルを選択し、トランジスタＴ６は、
読取り中に特定のセルを選択する働きをする。トランジ
スタＴ５は、書込みワード線ＷＬＷによってゲートされ
、トランジスタＴ６は、読取りワード線ＷＬＲによって
ゲートされる。読取りビット線ＢＬＲの状況は、データ
出力ステージを経て周辺回路に送られる。このデータ出
力ステージは、本実施例では、トランジスタＴ９、ＴＩ
ＯおよびＴｌ１、Ｔ１３から成る２つのカスケード式イ
ンバータ・ステージ、および別のスイッチ素子、および
ビット線駆動または分離ステージのノードＮ４からゲー
トされるトランジスタＴ１２から構成される駆動ステー
ジの形を取る。
トランジスタＴ１２の２つのゲート電極のうち、一つは
電源電圧ＶＨに接続され、もう一つは読取りビット線Ｂ
ＬＲに接続されている。選択されたセルのｒ高ｊレベル
読取り中に（電位は読取りビット線ＢＬＲを基準として
みたもの）、トランジスタＴ１２は読取りビット線ＢＬ
Ｒを電源電圧ＶＨの電位まで充電するが、選択されたセ
ルだけでは、読取りビット線ＢＬＲをＶＨ−ＶＴの電位
までしか充電できない。ただし、ＶＴは、トランジスタ
Ｔ６のしきい電圧である。この場合、第５図に示すよう
に、読取りビット線ＢＬＲが「高」レベルにある間、直
流電流がデータ出力ステージの第１インバータ・ステー
ジのトランジスタＴｌｌとＴ１３を流れる。
電源電圧ＶＨに接続され、もう一つは読取りビット線Ｂ
ＬＲに接続されている。選択されたセルのｒ高ｊレベル
読取り中に（電位は読取りビット線ＢＬＲを基準として
みたもの）、トランジスタＴ１２は読取りビット線ＢＬ
Ｒを電源電圧ＶＨの電位まで充電するが、選択されたセ
ルだけでは、読取りビット線ＢＬＲをＶＨ−ＶＴの電位
までしか充電できない。ただし、ＶＴは、トランジスタ
Ｔ６のしきい電圧である。この場合、第５図に示すよう
に、読取りビット線ＢＬＲが「高」レベルにある間、直
流電流がデータ出力ステージの第１インバータ・ステー
ジのトランジスタＴｌｌとＴ１３を流れる。
第２図では、ＮＭＯ５型Ｏ５は、フリップ・フロップか
ら構成されている。このフリップ・フロップは、本実施
例では、相互に接続された２つのトランジスタＴ２１と
Ｔ２２および２つの抵抗Ｒ１とＲ２から構成されている
。この抵抗Ｒ１とＲ２は、フリップ・フロップのそれら
に関連するノードＮ２１とＮ２２を、電源電圧ＶＨに接
続している。フリップ・フロップの２つのノードＮ２１
とＮ２２は、それぞれ別の入出力スイッチ素子Ｔ２３と
Ｔ２４を経て、書込みビット線ＢＬＷと読取りビット線
ＢＬＲに接続されている。ノードＮ２２は、２つのトラ
ンジスタＴ２５とＴ２６から成る特定のビット線駆動／
分離ステージに連結されている。このトランジスタＴ２
５とＴ２Ｏは、その制御電極が、電源電圧ＶＨおよび接
地電圧ＧＮ Ｄに直列接続されている。２つのトランジ
スタＴ２５とＴ２６はそれぞれ、セルの内容に応じて、
一方のトランジスタが低抵抗状態になり、他方のトラン
ジスタが高抵抗状態になるように、関連するフリップ・
フロップのノードから制御される。
ら構成されている。このフリップ・フロップは、本実施
例では、相互に接続された２つのトランジスタＴ２１と
Ｔ２２および２つの抵抗Ｒ１とＲ２から構成されている
。この抵抗Ｒ１とＲ２は、フリップ・フロップのそれら
に関連するノードＮ２１とＮ２２を、電源電圧ＶＨに接
続している。フリップ・フロップの２つのノードＮ２１
とＮ２２は、それぞれ別の入出力スイッチ素子Ｔ２３と
Ｔ２４を経て、書込みビット線ＢＬＷと読取りビット線
ＢＬＲに接続されている。ノードＮ２２は、２つのトラ
ンジスタＴ２５とＴ２６から成る特定のビット線駆動／
分離ステージに連結されている。このトランジスタＴ２
５とＴ２Ｏは、その制御電極が、電源電圧ＶＨおよび接
地電圧ＧＮ Ｄに直列接続されている。２つのトランジ
スタＴ２５とＴ２６はそれぞれ、セルの内容に応じて、
一方のトランジスタが低抵抗状態になり、他方のトラン
ジスタが高抵抗状態になるように、関連するフリップ・
フロップのノードから制御される。
第２図の実施例では、トランジスタＴ２５はノードＮ２
１から制御され、トランジスタＴ２６はノードＮ２２か
ら制御される。トランジスタＴ２５とＴ２６のノードＮ
２３は、別のスイッチ素子。
１から制御され、トランジスタＴ２６はノードＮ２２か
ら制御される。トランジスタＴ２５とＴ２６のノードＮ
２３は、別のスイッチ素子。
すなわちトランジスタＴ２４を経て、読取りビット線Ｂ
ＬＲに接続されている。トランジスタＴ２３は、書込み
中に特定のセルを選択し、トランジスタＴ２４は読取り
中にセルを選択する働きをする。トランジスタＴ２３は
、書込みワードａＷＬＷによってゲートされ、トランジ
スタＴ２４は読取りワード線ＷＬＲによってゲートされ
る。読取りビット線ＢＬＲの状況が、データ出力ステー
ジを経て、周辺回路に転送される。データ出力ステージ
は、読取りビット線ＢＬＲによって制御されるが、スイ
ッチ、この例では、２つのゲート電極の一方が接地電圧
ＧＮＤに接続され、もう一方が抵抗Ｒ３を経て電源電圧
ＶＨに接続されている、電界効果トランジスタＴ２７か
ら構成されている。
ＬＲに接続されている。トランジスタＴ２３は、書込み
中に特定のセルを選択し、トランジスタＴ２４は読取り
中にセルを選択する働きをする。トランジスタＴ２３は
、書込みワードａＷＬＷによってゲートされ、トランジ
スタＴ２４は読取りワード線ＷＬＲによってゲートされ
る。読取りビット線ＢＬＲの状況が、データ出力ステー
ジを経て、周辺回路に転送される。データ出力ステージ
は、読取りビット線ＢＬＲによって制御されるが、スイ
ッチ、この例では、２つのゲート電極の一方が接地電圧
ＧＮＤに接続され、もう一方が抵抗Ｒ３を経て電源電圧
ＶＨに接続されている、電界効果トランジスタＴ２７か
ら構成されている。
抵抗Ｒ１ないしＲ３は、ポリシリコン製とするのが好ま
しいが、電界効果トランジスタの形を取ることもできる
。トランジスタがエンハンスメント型の場合、それらの
ゲートは、電源電圧ＶＨに接続されているトランジスタ
電極に連結されている。また、デプリーション型の場合
、それらのゲートは、他の電極に接続されている。
しいが、電界効果トランジスタの形を取ることもできる
。トランジスタがエンハンスメント型の場合、それらの
ゲートは、電源電圧ＶＨに接続されているトランジスタ
電極に連結されている。また、デプリーション型の場合
、それらのゲートは、他の電極に接続されている。
書込みと読取りはどちらの型のセル（ＣＭＯ３とＮＭＯ
５）でも同様に処理される。書込み中、０ＭＯ３型（第
１図）のトランジスタＴ５（およびＮＭＯ３型のトラン
ジスタＴ２３．第２図）が、書込みワード線ＷＬＷの適
切なレベル（この実施例では、正レベル）によって導通
状態に切換えられる。次いで、論理ｒ低」または「高」
に相当する電圧がセル・ノードＮｌ （ＮＭＯ５型の
ノードＮ２１）の書込みビット線ＢＬＷによって調整さ
れる。読取り中は、ＣＭＯ５型のトランジスタＴ６（お
よびＮＭＯ３型のトランジスタＴ２４）が、読取りワー
ド線ＷＬＲによって、導通状態に切換えられる。次いで
、セルの内容に応じて、ビット線駆動または分離ステー
ジ（ＣＭＯ８型の実施例では、トランジスタＴ７とＴ８
．ＮＭＯ５型では、トランジスタＴ２５とＴ２６）が、
読取りビット線ＢＬＲを充電して、論理ｒ高」または「
低」にし、それぞれのレベルが、データ出力ステージ（
ＣＭＯ８型のトランジスタＴ９からＴ１３およびＮＭＯ
８型の抵抗Ｒ３とトランジスタＴ２７）を経て、周辺回
路に伝送される。
５）でも同様に処理される。書込み中、０ＭＯ３型（第
１図）のトランジスタＴ５（およびＮＭＯ３型のトラン
ジスタＴ２３．第２図）が、書込みワード線ＷＬＷの適
切なレベル（この実施例では、正レベル）によって導通
状態に切換えられる。次いで、論理ｒ低」または「高」
に相当する電圧がセル・ノードＮｌ （ＮＭＯ５型の
ノードＮ２１）の書込みビット線ＢＬＷによって調整さ
れる。読取り中は、ＣＭＯ５型のトランジスタＴ６（お
よびＮＭＯ３型のトランジスタＴ２４）が、読取りワー
ド線ＷＬＲによって、導通状態に切換えられる。次いで
、セルの内容に応じて、ビット線駆動または分離ステー
ジ（ＣＭＯ８型の実施例では、トランジスタＴ７とＴ８
．ＮＭＯ５型では、トランジスタＴ２５とＴ２６）が、
読取りビット線ＢＬＲを充電して、論理ｒ高」または「
低」にし、それぞれのレベルが、データ出力ステージ（
ＣＭＯ８型のトランジスタＴ９からＴ１３およびＮＭＯ
８型の抵抗Ｒ３とトランジスタＴ２７）を経て、周辺回
路に伝送される。
第３図の電圧一時間図は、ｒ高」から「低」への書込み
動作の複数の電圧曲線（電圧は第１図のノードＮ１を基
準にしている）を示したもので。
動作の複数の電圧曲線（電圧は第１図のノードＮ１を基
準にしている）を示したもので。
書込みワード線の電圧変化（Ｕ ）、ノードＬＷ
Ｎ１のほとんど瞬時の応答（Ｕ ）、およびノ−ドＮ
２のやや遅れた応答（ＵＮ５）によって開始される。
２のやや遅れた応答（ＵＮ５）によって開始される。
第４図の電圧一時間図は「低」からｒ高」への書込み動
作の電圧曲線を示したもので、書込みワ−ド線の電圧変
化ＷＬＷ （Ｕ ） 、および第ＷＬＷ ３図の場合と比べて、遅いノードＮ１とＮ２の応答（Ｕ
Ｎ工とＵＮ２）によって開始される。ＵＮ工の曲線の中
心部の降下後の急勾配の上昇は、フリップ・フロップの
フィードバック効果によって引き起こされるものである
。
作の電圧曲線を示したもので、書込みワ−ド線の電圧変
化ＷＬＷ （Ｕ ） 、および第ＷＬＷ ３図の場合と比べて、遅いノードＮ１とＮ２の応答（Ｕ
Ｎ工とＵＮ２）によって開始される。ＵＮ工の曲線の中
心部の降下後の急勾配の上昇は、フリップ・フロップの
フィードバック効果によって引き起こされるものである
。
第５図の電圧一時間図は、読取りワード線ＷＬＲ（Ｕ
）、固有キャパシタンスによってもＢＬＲ たらされる読取りビット線ＢＬＲ（Ｕ ）のＢＬ
Ｒ 遅い応答（Ｕ ）、およびデータ出カスチーＬＲ ジのヒステリシス特性によってもたらされる出力端末で
の迅速な応答（ＵＮ５）の（読取りビット線ＢＬＲに関
する「高」レベル読取り中の）電圧曲線を示す、この線
図のほぼ中央で１曲線ＵＢＬＲと曲線Ｉが２つのグラフ
に分かれている。これは、第１図のトランジスタＴ１２
の影響を示すもので。
）、固有キャパシタンスによってもＢＬＲ たらされる読取りビット線ＢＬＲ（Ｕ ）のＢＬ
Ｒ 遅い応答（Ｕ ）、およびデータ出カスチーＬＲ ジのヒステリシス特性によってもたらされる出力端末で
の迅速な応答（ＵＮ５）の（読取りビット線ＢＬＲに関
する「高」レベル読取り中の）電圧曲線を示す、この線
図のほぼ中央で１曲線ＵＢＬＲと曲線Ｉが２つのグラフ
に分かれている。これは、第１図のトランジスタＴ１２
の影響を示すもので。
Ｕ 曲線の下側のグラフと工曲線の上側のグＬＲ
ラフは、トランジスタＴ１２がない状態を示す。
読取りビット線ＢＬＲ（Ｕ ）の電圧は、ＶＬＲ
Ｈ−ＶＴの値まで上昇するだけで、電流は継続的に流れ
を続ける。他の２つのグラフは、読取りビット線ＢＬＲ
がトランジスタＴ１２によって電源電圧ＶＨまで充電さ
れる経過、およびそれに応答して、電流流入量が無視で
きる値にまで減少する経過を示している。
を続ける。他の２つのグラフは、読取りビット線ＢＬＲ
がトランジスタＴ１２によって電源電圧ＶＨまで充電さ
れる経過、およびそれに応答して、電流流入量が無視で
きる値にまで減少する経過を示している。
第５図と同様に、第６図の電圧一時間図は、読取りワー
ド線ＷＬＲ（Ｕ ）および、第５図ＬＲ と同様に、読取りビット線ＢＬＲ（Ｕ ）のＢＬ
Ｒ 遅い応答およびデータ出力ステージの出方端末での迅速
な応答（ＵＮ５）の（読取りビット線ＢＬＲに関してｒ
低Ｊレベル読取り中の）電圧曲線を示す。
ド線ＷＬＲ（Ｕ ）および、第５図ＬＲ と同様に、読取りビット線ＢＬＲ（Ｕ ）のＢＬ
Ｒ 遅い応答およびデータ出力ステージの出方端末での迅速
な応答（ＵＮ５）の（読取りビット線ＢＬＲに関してｒ
低Ｊレベル読取り中の）電圧曲線を示す。
Ｆ１発明の効果
本発明は、セルがビット線駆動／分離ステージによって
母線から分離されているので１選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビット線の対を読取りビット＠ＢＬＲと書込み
ビットｍＢＬＷに分け、セル・ノードをビット線駆動ま
たは分離ステージを介してビット線から減結合すること
にょって、セルの重複選択および読取りビット（ＢＬＲ
）とセルの間の混線が無くなる。ビット線用の事前充電
トランジスタも削除できる。センス増幅器はデータ出力
ステージで置き換えられているので、アクセス時間が短
縮される。
母線から分離されているので１選択されたワード線上の
セルが予備電流の他に電力を必要としない、という利点
がある。ビット線の対を読取りビット＠ＢＬＲと書込み
ビットｍＢＬＷに分け、セル・ノードをビット線駆動ま
たは分離ステージを介してビット線から減結合すること
にょって、セルの重複選択および読取りビット（ＢＬＲ
）とセルの間の混線が無くなる。ビット線用の事前充電
トランジスタも削除できる。センス増幅器はデータ出力
ステージで置き換えられているので、アクセス時間が短
縮される。
周辺回路をなくシ、各ビット線対ごとに１つずつ必要で
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる、センス増幅器を単純化することによって
、各セルごとにビット線駆動および分離ステージを追加
することによる余分の費用が十分に補償される。
あり、特にワード長の大きなメモリ・アレイではかなり
費用がかかる、センス増幅器を単純化することによって
、各セルごとにビット線駆動および分離ステージを追加
することによる余分の費用が十分に補償される。
第１図は、集積されたビット線駆動／分離ステージ、お
よび読取りビット線ＢＬＲのデータ出力ドライバを備え
た、ＣＭＯ５技術で設計された本発明によるメモリ・セ
ルの図、 第２図は、ＮＭＯ５技術による第１図のメモリ・セルの
図、 第３図は、ＣＭＯ３技術によるセルのノートＮ１に関す
る「高」から「低」への書込み操作のタイミング図。 第４図は、逆方向の書込み処理の第３図と同様のタイミ
ング図、 第５図は、第３図のセルの読取りビット線ＢＬＲに関す
る「高ｊレベル読取り操作のタイミング図、 第６図は、読取りビット線ＢＬＲに関する「低」レベル
読取り操作の第５図と同様のタイミング図である。 Ｔ３、Ｔ４・・・・フリップフロップのスイッチ装置を
なすトランジスタ、Ｔ１、Ｔ２・・・・フリップフロッ
プの負荷装置をなすトランジスタ、Ｔ５゜Ｔ６・・・・
入出力スイッチ要素をなすトランジスタ、Ｔ７、Ｔ８・
・・・ビット線駆動分離段をなすトランジスタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
よび読取りビット線ＢＬＲのデータ出力ドライバを備え
た、ＣＭＯ５技術で設計された本発明によるメモリ・セ
ルの図、 第２図は、ＮＭＯ５技術による第１図のメモリ・セルの
図、 第３図は、ＣＭＯ３技術によるセルのノートＮ１に関す
る「高」から「低」への書込み操作のタイミング図。 第４図は、逆方向の書込み処理の第３図と同様のタイミ
ング図、 第５図は、第３図のセルの読取りビット線ＢＬＲに関す
る「高ｊレベル読取り操作のタイミング図、 第６図は、読取りビット線ＢＬＲに関する「低」レベル
読取り操作の第５図と同様のタイミング図である。 Ｔ３、Ｔ４・・・・フリップフロップのスイッチ装置を
なすトランジスタ、Ｔ１、Ｔ２・・・・フリップフロッ
プの負荷装置をなすトランジスタ、Ｔ５゜Ｔ６・・・・
入出力スイッチ要素をなすトランジスタ、Ｔ７、Ｔ８・
・・・ビット線駆動分離段をなすトランジスタ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- スイッチ装置（Ｔ３、Ｔ４）および対応する負荷装置
（Ｔ１、Ｔ２）を交差接続してなるフリップフロップを
具備し、制御可能な入出力スイッチ要素（Ｔ５、Ｔ６）
を介して、相互に対応する上記スイッチ装置および負荷
装置の接続点を対応するワード／ビット線に接続してな
る集積半導体メモリ・セルを複数個有してなる非クロッ
ク・スタティック・メモリ・アレイにおいて、ビット線
駆動分離段（Ｔ７、Ｔ８）を１の上記セル・ノード（Ｎ
２）および対応する上記入出力スイッチ要素（Ｔ６）の
間に設け、さらに上記ビット線駆動分離段の入力を上記
セル・ノード（Ｎ２）に接続し、かつその出力を上記入
出力スイッチ要素（Ｔ６）に接続したことを特徴とする
非クロック・スタティック・メモリ・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP86102277A EP0233968B1 (en) | 1986-02-21 | 1986-02-21 | Non-clocked static memory cell |
| EP86102277.0 | 1986-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197986A true JPS62197986A (ja) | 1987-09-01 |
| JPH07107796B2 JPH07107796B2 (ja) | 1995-11-15 |
Family
ID=8194909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002010A Expired - Lifetime JPH07107796B2 (ja) | 1986-02-21 | 1987-01-09 | 非クロック・スタティック・メモリ・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4845676A (ja) |
| EP (1) | EP0233968B1 (ja) |
| JP (1) | JPH07107796B2 (ja) |
| DE (1) | DE3675925D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0365733B1 (en) * | 1988-10-28 | 1994-01-05 | International Business Machines Corporation | Reprogrammable logic fuse based on a 6-device SRAM cell for logic arrays |
| US4995001A (en) * | 1988-10-31 | 1991-02-19 | International Business Machines Corporation | Memory cell and read circuit |
| US5040146A (en) * | 1989-04-21 | 1991-08-13 | Siemens Aktiengesellschaft | Static memory cell |
| US5093809A (en) * | 1989-04-21 | 1992-03-03 | Siemens Aktiengesellschaft | Static memory having pipeline registers |
| SG90004A1 (en) * | 1990-01-24 | 2002-07-23 | Seiko Epson Corp | Semiconductor memory device and data processing device using the same |
| JP2987193B2 (ja) * | 1990-11-20 | 1999-12-06 | 富士通株式会社 | 半導体記憶装置 |
| US5384730A (en) * | 1991-05-31 | 1995-01-24 | Thunderbird Technologies, Inc. | Coincident activation of pass transistors in a random access memory |
| US5265047A (en) * | 1992-03-09 | 1993-11-23 | Monolithic System Technology | High density SRAM circuit with single-ended memory cells |
| US5365480A (en) * | 1992-05-28 | 1994-11-15 | Nec Corporation | Memory cells and a memory apparatus using them |
| US5384504A (en) * | 1992-10-22 | 1995-01-24 | Dickinson; Alexander G. | Sense amplifier powered from bit lines and having regeneratively cross-coupling means |
| DE19548053A1 (de) * | 1995-12-21 | 1997-07-03 | Siemens Ag | Verfahren zum Betrieb einer SRAM MOS-Transistor Speicherzelle |
| US5808933A (en) * | 1997-03-28 | 1998-09-15 | International Business Machines Corporation | Zero-write-cycle memory cell apparatus |
| US6097651A (en) * | 1999-06-30 | 2000-08-01 | Quicklogic Corporation | Precharge circuitry in RAM circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162631A (ja) * | 1974-11-28 | 1976-05-31 | Tokyo Shibaura Electric Co |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2967103D1 (en) * | 1978-10-03 | 1984-08-16 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS5567993A (en) * | 1978-11-14 | 1980-05-22 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5644194A (en) * | 1979-09-19 | 1981-04-23 | Toshiba Corp | Memory device |
| US4380055A (en) * | 1980-12-24 | 1983-04-12 | Mostek Corporation | Static RAM memory cell |
| JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
| US4527255A (en) * | 1982-07-06 | 1985-07-02 | Signetics Corporation | Non-volatile static random-access memory cell |
| US4499558A (en) * | 1983-02-04 | 1985-02-12 | General Electric Company | Five-transistor static memory cell implemental in CMOS/bulk |
| JPS60134461A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置 |
| FR2562705B1 (fr) * | 1984-04-06 | 1986-06-27 | Thomson Csf Mat Tel | Cellule elementaire de memoire vive, et memoire vive realisee par association de telles cellules elementaires |
| SU1285534A1 (ru) * | 1985-03-29 | 1987-01-23 | Предприятие П/Я Х-5737 | Запоминающее устройство на КМДП транзисторах |
-
1986
- 1986-02-21 DE DE8686102277T patent/DE3675925D1/de not_active Expired - Lifetime
- 1986-02-21 EP EP86102277A patent/EP0233968B1/en not_active Expired
-
1987
- 1987-01-09 JP JP62002010A patent/JPH07107796B2/ja not_active Expired - Lifetime
- 1987-02-13 US US07/014,886 patent/US4845676A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162631A (ja) * | 1974-11-28 | 1976-05-31 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3675925D1 (de) | 1991-01-10 |
| US4845676A (en) | 1989-07-04 |
| JPH07107796B2 (ja) | 1995-11-15 |
| EP0233968A1 (en) | 1987-09-02 |
| EP0233968B1 (en) | 1990-11-28 |
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