JPH0373959B2 - - Google Patents
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- JPH0373959B2 JPH0373959B2 JP57226301A JP22630182A JPH0373959B2 JP H0373959 B2 JPH0373959 B2 JP H0373959B2 JP 57226301 A JP57226301 A JP 57226301A JP 22630182 A JP22630182 A JP 22630182A JP H0373959 B2 JPH0373959 B2 JP H0373959B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- fuse means
- fuse
- circuit
- mosfet
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Links
- 230000002950 deficient Effects 0.000 claims description 25
- 230000015654 memory Effects 0.000 claims description 18
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000007664 blowing Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100086437 Drosophila melanogaster Rap1 gene Proteins 0.000 description 1
- 101100247326 Mucor circinelloides f. lusitanicus RAS3 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に関する。
例えば、ダイナミツク型RAM（ランダム・ア
クセス・メモリ）のような半導体記憶装置におい
て、その製品歩留りを向上させるために、欠陥ビ
ツト救済方式を利用することが考えられている。
クセス・メモリ）のような半導体記憶装置におい
て、その製品歩留りを向上させるために、欠陥ビ
ツト救済方式を利用することが考えられている。
欠陥ビツト救済方式を採用するために、半導体
記憶装置には、メモリアレイ内の不良アドレスを
記憶する記憶手段及びアドレス比較回路からなる
アドレスコンペアと冗長メモリアレイ（予備メモ
リアレイ）とが設けられる。
記憶装置には、メモリアレイ内の不良アドレスを
記憶する記憶手段及びアドレス比較回路からなる
アドレスコンペアと冗長メモリアレイ（予備メモ
リアレイ）とが設けられる。
上記不良アドレスを記憶する記憶手段として、
第１図に示すような記憶回路が用いられている。
第１図に示すような記憶回路が用いられている。
この記憶回路は、欠陥メモリセルのアドレスを
記憶するものであり、記憶手段としてヒユーズ手
段Ｆが用いられる。このヒユーズ手段Ｆを上記ア
ドレスに従つて溶断させるため、次の回路が設け
られる。
記憶するものであり、記憶手段としてヒユーズ手
段Ｆが用いられる。このヒユーズ手段Ｆを上記ア
ドレスに従つて溶断させるため、次の回路が設け
られる。
電極Ｐ１からのタイミング信号φpにより、不
良アドレス信号を受けた論理回路が動作させられ
る。すなわち、上記論理回路は、負荷
MOSFETQ１と、上記アドレス信号ａ０とを受
けるインバータ回路によつて構成される。
良アドレス信号を受けた論理回路が動作させられ
る。すなわち、上記論理回路は、負荷
MOSFETQ１と、上記アドレス信号ａ０とを受
けるインバータ回路によつて構成される。
また、電極Ｐ２と回路の接地電位との間には、
ヒユーズ手段ＦとMOSFETQ３とが直列形態に
接続され、上記MOSFETQ３のゲートに上記イ
ンバータ回路を構成するMOSFETQ２のドレイ
ン出力が印加される。
ヒユーズ手段ＦとMOSFETQ３とが直列形態に
接続され、上記MOSFETQ３のゲートに上記イ
ンバータ回路を構成するMOSFETQ２のドレイ
ン出力が印加される。
また、上記ヒユーズ手段Ｆが溶断されているか
否かを識別して、相補アドレス信号ａ０，０を
形成するため、そのドレインが上記ヒユーズ手段
Ｆに接続されたMOSFETQ４と、この
MOSFETQ４とゲート、ドレインが交差結線さ
れたMOSFETQ５が設けられる。
否かを識別して、相補アドレス信号ａ０，０を
形成するため、そのドレインが上記ヒユーズ手段
Ｆに接続されたMOSFETQ４と、この
MOSFETQ４とゲート、ドレインが交差結線さ
れたMOSFETQ５が設けられる。
なお、図示しないがMOSFETQ５のドレイン
には、上記アドレス信号ａ０のハイレベルを形成
するダイナミツクプルアツプ回路が設けられるも
のである。また、回路の電源電圧用の電極Ｐ３と
上記電極Ｐ２との間には、並列形態の
MOSFETQ６及び抵抗Ｒ２からなる電流制限手
段が設けられている。
には、上記アドレス信号ａ０のハイレベルを形成
するダイナミツクプルアツプ回路が設けられるも
のである。また、回路の電源電圧用の電極Ｐ３と
上記電極Ｐ２との間には、並列形態の
MOSFETQ６及び抵抗Ｒ２からなる電流制限手
段が設けられている。
この記憶回路における不良アドレスの書込み動
作を第２図のタイミング図に従つて説明する。
作を第２図のタイミング図に従つて説明する。
書込み用電圧Vccrを電極Ｐ２に供給する。そ
して、MOSFETQ２のゲートに不良アドレス信
号ａ０を供給する。この後、タイミング信号φp
を電源電圧のようなハイレベルとする。上記不良
アドレス信号０がハイレベルならMOSFETQ
２がオン状態になつているので、そのドレイン出
力がロウレベルになり、MOSFETQ３をオフ状
態にする。したがつて、ヒユーズ手段Ｆに溶断電
流が流ないので、その溶断が行われない。一方、
上記不良アドレス信号０がロウレベルなら
MOSFETQ２がオフ状態になつているので、そ
のドレイン出力がハイレベルになり、
MOSFETQ３をオフ状態にする。したがつて、
ヒユーズ手段Ｆに溶断電流が流れるので、その溶
断が行われる。
して、MOSFETQ２のゲートに不良アドレス信
号ａ０を供給する。この後、タイミング信号φp
を電源電圧のようなハイレベルとする。上記不良
アドレス信号０がハイレベルならMOSFETQ
２がオン状態になつているので、そのドレイン出
力がロウレベルになり、MOSFETQ３をオフ状
態にする。したがつて、ヒユーズ手段Ｆに溶断電
流が流ないので、その溶断が行われない。一方、
上記不良アドレス信号０がロウレベルなら
MOSFETQ２がオフ状態になつているので、そ
のドレイン出力がハイレベルになり、
MOSFETQ３をオフ状態にする。したがつて、
ヒユーズ手段Ｆに溶断電流が流れるので、その溶
断が行われる。
上記記憶回路の電極Ｐ１，Ｐ２には、半導体ウ
エハ上に完成されたダイタミツク型RAMに対し
て、そのプロービングにより上記電圧Vccr及び
φpを供給するものである。したがつて、通常の
ボンデイングパツドと同様に比較的大きな面積、
約100μｍ×100μｍを必要とするとともに、アク
テイブエリアのスペースという制約により所定の
間隔を設ける必要がある。したがつて、１つの電
極により実質的には、約200μｍ×200μｍもの大
きな占有面積が必要となつて、半導体集積回路の
集積度を低下させてしまうという問題が生じる。
エハ上に完成されたダイタミツク型RAMに対し
て、そのプロービングにより上記電圧Vccr及び
φpを供給するものである。したがつて、通常の
ボンデイングパツドと同様に比較的大きな面積、
約100μｍ×100μｍを必要とするとともに、アク
テイブエリアのスペースという制約により所定の
間隔を設ける必要がある。したがつて、１つの電
極により実質的には、約200μｍ×200μｍもの大
きな占有面積が必要となつて、半導体集積回路の
集積度を低下させてしまうという問題が生じる。
この発明の目的は、上記ヒユーズ手段Ｆを用い
た記憶回路の電極数を削減することにより、高集
積度を図つた半導体集積回路装置を提供すること
にある。。
た記憶回路の電極数を削減することにより、高集
積度を図つた半導体集積回路装置を提供すること
にある。。
この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図には、ダイナミツク型RAMの欠陥ビツ
トの救済のために設けられる上記アドレスコンペ
アにこの発明を適用した場合の一実施例の回路図
が示されている。
トの救済のために設けられる上記アドレスコンペ
アにこの発明を適用した場合の一実施例の回路図
が示されている。
不良アドレスを記憶する記憶回路は、次の各回
路素子により構成される。電極Ｐ２と、回路の接
地電位（0V）との間には、ヒユーズ手段Ｆと
MOSFETQ３とが直列に接続される。この
MOSFETQ３のゲートには、負荷MOSFETQ１
と駆動MOSFETQ２とで構成されたインバータ
の出力が印加される。上記負荷MOSFETQ１に
は、上記電極Ｐ２から供給される電圧により動作
状態にされる。すなわち、電極Ｐ２から供給され
る電圧Vccrは、上記ヒユーズ手段Ｆの溶断電圧
と上記インバータの動作電圧として共通に用いら
れる。そして、上記インバータの駆動
MOSFETQ２のゲートには、不良アドレス信号
ａ０が印加される。
路素子により構成される。電極Ｐ２と、回路の接
地電位（0V）との間には、ヒユーズ手段Ｆと
MOSFETQ３とが直列に接続される。この
MOSFETQ３のゲートには、負荷MOSFETQ１
と駆動MOSFETQ２とで構成されたインバータ
の出力が印加される。上記負荷MOSFETQ１に
は、上記電極Ｐ２から供給される電圧により動作
状態にされる。すなわち、電極Ｐ２から供給され
る電圧Vccrは、上記ヒユーズ手段Ｆの溶断電圧
と上記インバータの動作電圧として共通に用いら
れる。そして、上記インバータの駆動
MOSFETQ２のゲートには、不良アドレス信号
ａ０が印加される。
なお、特に制限されないが、上記負荷
MOSFETQ１のゲートと回路の接地電位との間
には、高抵抗手段Ｒ１が設けられている。
MOSFETQ１のゲートと回路の接地電位との間
には、高抵抗手段Ｒ１が設けられている。
上記電極Ｐ２と回路の電源供給用電極Ｐ３との
間には、電流制限手段としてのMOSFETQ６と
抵抗Ｒ２とが並列に設けられる。
間には、電流制限手段としてのMOSFETQ６と
抵抗Ｒ２とが並列に設けられる。
上記ヒユーズ手段Ｆの溶断の有無を識別して、
相補不良アドレス信号ａ０，０を形成するた
め、次の各回路素子が設けられる。
相補不良アドレス信号ａ０，０を形成するた
め、次の各回路素子が設けられる。
そのゲート、ドレイン間が互いに交差結線され
たMOSFETQ４，Ｑ５は、ラツチ形態に構成さ
れる。上記MOSFETQ４のドレインは、ヒユー
ズ手段Ｆに接続される。特に制限されないが、こ
のヒユーズ手段Ｆは、ポリ（多結晶）シリコン層
により形成される。
たMOSFETQ４，Ｑ５は、ラツチ形態に構成さ
れる。上記MOSFETQ４のドレインは、ヒユー
ズ手段Ｆに接続される。特に制限されないが、こ
のヒユーズ手段Ｆは、ポリ（多結晶）シリコン層
により形成される。
上記MOSFETQ５のドレインには、そのハイ
レベル出力を電源電圧Vccレベルにまでプルアツ
プさせるため、次のダイナミツクプルアツプ回路
が設けられる。
レベル出力を電源電圧Vccレベルにまでプルアツ
プさせるため、次のダイナミツクプルアツプ回路
が設けられる。
上記MOSFETQ５のドレインと電源電圧Vcc
（上記電極Ｐ３）との間には、プリチージ
MOSFETQ７と、MOSFETQ８とが並列形態に
接続される。上記MOSFETQ４は、低消費電力
化のためにそのコンダクタンス特性が比較的小さ
く設定される。上記MOSFETQ８のゲート電圧
を上記ヒユーズ手段Ｆの溶断の有無に従つた記憶
情報、言い換えればMOSFETQ５のドレイン信
号レベルに従つてロウレベル又は電源電圧Vcc以
上の高レベルとするため、MOSFETQ８のゲー
トにMOS容量CBのゲート側電極が接続される。
（上記電極Ｐ３）との間には、プリチージ
MOSFETQ７と、MOSFETQ８とが並列形態に
接続される。上記MOSFETQ４は、低消費電力
化のためにそのコンダクタンス特性が比較的小さ
く設定される。上記MOSFETQ８のゲート電圧
を上記ヒユーズ手段Ｆの溶断の有無に従つた記憶
情報、言い換えればMOSFETQ５のドレイン信
号レベルに従つてロウレベル又は電源電圧Vcc以
上の高レベルとするため、MOSFETQ８のゲー
トにMOS容量CBのゲート側電極が接続される。
また、このMOS容量CBの他方の電極には、タ
イミング信号φが印加される。このMOS容量CB
は、その閾値電圧以上のハイレベルが印加される
とMOS容量が形成され、上記閾値電圧以下のロ
ウレベルが印加されるとMOS容量が形成されな
い可変容量素子と理解されたい。
イミング信号φが印加される。このMOS容量CB
は、その閾値電圧以上のハイレベルが印加される
とMOS容量が形成され、上記閾値電圧以下のロ
ウレベルが印加されるとMOS容量が形成されな
い可変容量素子と理解されたい。
このMOS容量CBに上記MOSFETQ５のドレ
イン信号を伝えるため、MOSFETQ９が設けら
れる。このMOSFETQ９のゲートには、上記電
極Ｐ３から供給される電源電圧Vccが定常的に印
加される。
イン信号を伝えるため、MOSFETQ９が設けら
れる。このMOSFETQ９のゲートには、上記電
極Ｐ３から供給される電源電圧Vccが定常的に印
加される。
特に制限されないが、上記タイミング信号φ
は、ダイナミツク型RAMにおけるロウアドレス
ストローブ信号に基づいて形成される内部
タイミング信号RAS３が用いられる。
は、ダイナミツク型RAMにおけるロウアドレス
ストローブ信号に基づいて形成される内部
タイミング信号RAS３が用いられる。
上記MOSFETQ４，Ｑ５のドレインから得ら
れる記憶情報ａ０，ａ０は、アドレス比較回路を
構成するMOSFETQ１０，Ｑ１１のゲートに印
加される。これらのMOSFETQ１０、Ｑ１１は、
直列形態に接続され、MOSFETQ１０側からア
ドレス信号ａ０が、MOSFETQ１１側からアド
レス信号ａ０がそれぞれ相補的に供給され、その
共通接続点から比較出力を得るものである。
れる記憶情報ａ０，ａ０は、アドレス比較回路を
構成するMOSFETQ１０，Ｑ１１のゲートに印
加される。これらのMOSFETQ１０、Ｑ１１は、
直列形態に接続され、MOSFETQ１０側からア
ドレス信号ａ０が、MOSFETQ１１側からアド
レス信号ａ０がそれぞれ相補的に供給され、その
共通接続点から比較出力を得るものである。
上記記憶情報とアドレス信号とが一致した場
合、記憶情報によりオン状態になつている
MOSFETQ１０又はＱ１１を通してアドレス信
号ａ０又はａ０のロウレベルの一致信号が出力さ
れる。一方、記憶情報とアドレス信号とが不一致
の場合、記憶情報によりオン状態になつている
MOSFETQ１０又はＱ１１を通してアドレス信
号ａ０又は０のハイレベルの不一致信号が出力
されることになる。
合、記憶情報によりオン状態になつている
MOSFETQ１０又はＱ１１を通してアドレス信
号ａ０又はａ０のロウレベルの一致信号が出力さ
れる。一方、記憶情報とアドレス信号とが不一致
の場合、記憶情報によりオン状態になつている
MOSFETQ１０又はＱ１１を通してアドレス信
号ａ０又は０のハイレベルの不一致信号が出力
されることになる。
他のアドレス信号anに対して設けられたアド
レスコンペアACn等も同様な記憶回路及び比較
回路により構成される。
レスコンペアACn等も同様な記憶回路及び比較
回路により構成される。
上記比較出力は、MOSFETQ１２ないしＱ１
３及びプリチージMOSFETQ１４とで構成され
たノアゲート回路に入力され、このノアゲート回
路を通してアドレス切り換え制御信号arが形成さ
れる。すなわち、すべての記憶情報とアドレス信
号とが一致した時、そのロウレベル出力により
MOSFETQ１１ないしＱ１３がオフ状態となつ
て、ハイレベルのアドレス切り換え制御信号arが
形成される。
３及びプリチージMOSFETQ１４とで構成され
たノアゲート回路に入力され、このノアゲート回
路を通してアドレス切り換え制御信号arが形成さ
れる。すなわち、すべての記憶情報とアドレス信
号とが一致した時、そのロウレベル出力により
MOSFETQ１１ないしＱ１３がオフ状態となつ
て、ハイレベルのアドレス切り換え制御信号arが
形成される。
この実施例における記憶回路への書込み動作、
言い換えればヒユーズ手段Ｆを不良アドレスに従
つて溶断させる動作を第４図のタイミング図を参
照して説明する。
言い換えればヒユーズ手段Ｆを不良アドレスに従
つて溶断させる動作を第４図のタイミング図を参
照して説明する。
この実施例の記憶回路では、電極Ｐ２に電源電
圧Vccを印加されてない状態で、不良アドレス信
号０を先に供給する。この後、上記電極Ｐ２の
電圧Vccrを電源電圧Vccレベルにする。
圧Vccを印加されてない状態で、不良アドレス信
号０を先に供給する。この後、上記電極Ｐ２の
電圧Vccrを電源電圧Vccレベルにする。
今、上記不良アドレス信号０がハイレベルな
ら、MOSFETQ２がオン状態になつているので
MOSFETQ３をオフ状態にする。したがつて、
ヒユーズ手段Ｆには溶断電流が流れないのでヒユ
ーズ手段Ｆは溶断されない。
ら、MOSFETQ２がオン状態になつているので
MOSFETQ３をオフ状態にする。したがつて、
ヒユーズ手段Ｆには溶断電流が流れないのでヒユ
ーズ手段Ｆは溶断されない。
一方、上記不良アドレス信号０がロウレベル
なら、MOSFETQ２をオフ状態になつているの
でMOSFETQ３をオン状態にする。したがつて、
ヒユーズ手段Ｆに溶断電流が流れるのでヒユーズ
手段Ｆは溶断される。
なら、MOSFETQ２をオフ状態になつているの
でMOSFETQ３をオン状態にする。したがつて、
ヒユーズ手段Ｆに溶断電流が流れるのでヒユーズ
手段Ｆは溶断される。
なお、完成された状態のダイナミツク型RAM
においては、上記電極Ｐ２には電極Ｐ３からの電
源電圧Vccが電流制限手段を介して供給される。
においては、上記電極Ｐ２には電極Ｐ３からの電
源電圧Vccが電流制限手段を介して供給される。
この実施例では、１つの電極により不良アドレ
スの書込みが行われるので、電極数の削減による
高集積化を図ることができる。通常、ダイナミツ
ク型RAMにおいては、複数組の冗長メモリアレ
イが設けられる。したがつて、この実施例のダイ
ナミツク型RAM全体では、上記冗長メモリアレ
イに対応した複数個の電極を削減することができ
る。このため、この発明は、大記憶容量化（高集
積度）されたダイナミツク型RAMにおいて有益
なものとなる。
スの書込みが行われるので、電極数の削減による
高集積化を図ることができる。通常、ダイナミツ
ク型RAMにおいては、複数組の冗長メモリアレ
イが設けられる。したがつて、この実施例のダイ
ナミツク型RAM全体では、上記冗長メモリアレ
イに対応した複数個の電極を削減することができ
る。このため、この発明は、大記憶容量化（高集
積度）されたダイナミツク型RAMにおいて有益
なものとなる。
また、不良アドレスの書込み時のプローブ（探
針）及び制御信号数の削減を図ることができるの
で、不良アドレスの書込み装置の簡素化も図るこ
とができる。
針）及び制御信号数の削減を図ることができるの
で、不良アドレスの書込み装置の簡素化も図るこ
とができる。
この発明は、前記実施例に限定されない。
第２図の回路において、ダイナミツクプルアツ
プ回路は、種々の変形を採ることができるもので
ある。また、上記ヒユーズ手段Ｆの溶断を有無を
判別して相補不良アドレス信号を形成する回路
は、フリツプフロツプ回路等を利用するものであ
つてもよい。
プ回路は、種々の変形を採ることができるもので
ある。また、上記ヒユーズ手段Ｆの溶断を有無を
判別して相補不良アドレス信号を形成する回路
は、フリツプフロツプ回路等を利用するものであ
つてもよい。
この発明は、ヒユーズ手段Ｆを用いて、所定の
情報を記憶させる記憶回路を含む半導体集積回路
装置に広く利用することができるものである。
情報を記憶させる記憶回路を含む半導体集積回路
装置に広く利用することができるものである。
第１図は、この発明に先立つて用いられている
不良アドレス記憶回路の一例を示す回路図、第２
図は、その書込み動作を説明するためのタイミン
グ図、第３図は、この発明をアドレスコンペアに
適用した場合の一実施例を示す回路図、第４図
は、その動作を説明するためのタイミング図であ
る。
不良アドレス記憶回路の一例を示す回路図、第２
図は、その書込み動作を説明するためのタイミン
グ図、第３図は、この発明をアドレスコンペアに
適用した場合の一実施例を示す回路図、第４図
は、その動作を説明するためのタイミング図であ
る。
Claims (1)
- 【特許請求の範囲】 １ メモリアレイ内の不良アドレスを記憶する記
憶手段を含む複数のアドレスコンペアと冗長メモ
リアレイとを有するダイナミツク型RAMにおい
て、前記記憶手段はヒユーズ手段からなり、かつ
前記各アドレスコンペアは前記ヒユーズ手段を溶
断させるMOSFETの制御信号を形成する論理回
路と前記ヒユーズ手段の溶断の有無を識別して相
補不良アドレス信号を形成するためのラツチ回路
とを有し、前記各アドレスコンペアに対し、共通
の単一電極から前記ヒユーズ手段及び前記論理回
路に電圧を供給するように構成されてなることを
特徴とするダイナミツク型RAM。 ２ 上記ヒユーズ手段は、ポリシリコン層により
形成されるものであることを特徴とする特許請求
の範囲第１項記載のダイナミツク型RAM。 ３ 上記論理回路に上記ヒユーズ手段を溶断させ
るか否かの入力信号を供給した後に上記電極に電
圧を供給することを特徴とする特許請求の範囲第
１項又は第２項記載のダイナミツク型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226301A JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226301A JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117794A JPS59117794A (ja) | 1984-07-07 |
| JPH0373959B2 true JPH0373959B2 (ja) | 1991-11-25 |
Family
ID=16843061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226301A Granted JPS59117794A (ja) | 1982-12-24 | 1982-12-24 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117794A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2576132B1 (fr) * | 1985-01-15 | 1990-06-29 | Eurotechnique Sa | Memoire en circuit integre |
| JPH0766660B2 (ja) * | 1985-03-25 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774899A (en) * | 1980-06-30 | 1982-05-11 | Inmos Corp | Mos memory chip with redundancy |
| JPS58108099A (ja) * | 1981-12-07 | 1983-06-28 | Fujitsu Ltd | ヒユ−ズ切断回路 |
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
-
1982
- 1982-12-24 JP JP57226301A patent/JPS59117794A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774899A (en) * | 1980-06-30 | 1982-05-11 | Inmos Corp | Mos memory chip with redundancy |
| JPS58108099A (ja) * | 1981-12-07 | 1983-06-28 | Fujitsu Ltd | ヒユ−ズ切断回路 |
| JPS58175194A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117794A (ja) | 1984-07-07 |
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